[发明专利]利用分段基函数的预失真

说明书

技术领域

本发明涉及一种信号的预失真。

背景技术

为无线基站所设计的功率放大器的一个目的就是要增加效率。效率的改进可以 导致降低放大器的成本(例如，采用具有较低功率处理容量的较便宜的晶体管)和 降低运转费用(例如，降低的尺寸、降低的冷却要求、降低的功率需求等等)。典 型地，为了获取增加的效率而牺牲放大器的线性度。线性度是放大器以精确的比例 (放大器的增益系数)将输入信号传递给输出信号的能力。当以效率为代价牺牲线性 度时，放大器的输出信号就不以精确的比例传递给输入信号。

一种用于补偿放大器或者任一其他的非线性器件中的非线性的技术被称为预失 真。在预失真技术中，在输入信号应用到非线性器件之前，对该输入信号应用非线 性失真，以便使所应用的非线性失真，也就是“预失真”，对该非线性器件的非线性 特性进行一定程度的补偿。为了满足制定的发射需求，通信系统中的非线性器件的 非线性通常需要某种形式的线性化，这是因为线性度通常间接影响一个或多个制定 规则。因此，通常使用预失真或某些其他的线性化技术，以便即使在线性度自身不 是制定的发射需求的明显或直接规则时，也能实现制定的发射需求。

目前所使用的一种预失真技术被称为基带数字预失真。在表现为“存储器”的系统 中(即，作为先前输入的函数的非线性特性)，基于Volterra序列(或子集)的机制 通常作为一种产生所需基带预失真的方式来使用。然而，预失真器的相应硬件实现 是资源密集型的。

典型的“存储器多项式”预失真器使用由下述公式所描述的致动器：

其中K和Q是执行特定设计的参数，它们确定分别包含在预失真补偿中的致动器的分 支(K+1)的数目和之前的取样或者“存储器”(Q+1)的数目，并且是确定预失真 器所实现的非线性预失真的系数的矩阵。

注意到公式1.1仅表示了包含在满Volterra序列中的项的子集。

图1是实现公式1.1的传统存储器多项式预失真器100的方框图。

在图1中，传统的存储器多项式预失真器100包括K+1个分支，分支0到分支K， 每个分支都具有相应的FIR(有限脉冲响应)滤波器，104-0到104-K以及相应的幂 项块102-0到102-K，即x(n)，x(n)|x(n)|，x(n)|x(n)|²，...，x(n)|x(n)|^k，以便执行由公式 1.1所定义的K+1个基函数。K个双路输入加法器112-0到112-(K-1)对K+1个分支的 输出求和(只有双路输入加法器112-0和112-1在图1中示出)。

在图1中详细示出了预失真器100的第一分支中的FIR滤波器104-0。该FIR滤波 器104-0是Q阶FIR滤波器，它包括Q个延迟元件106-1到106-Q，Q+1个乘法器108-0 到108-Q以及加法器110。

在操作中，数字输入x(n)是由并行的K+1个分支中的每一个所处理的，这些分支 的输出由K个双路输入加法器112-0到112-(k-1)进行求和。例如，根据第一个分支， 第一个分支是幂为0或线性分支，所以幂块102-0简单地将输入x(n)传送到第一分支 的FIR滤波器104-0。Q个延迟元件106-1到106-Q顺序地对该第一幂块102-0的输出 进行延迟。FIR滤波器104-0的输入和Q个延迟元件106-1到106-Q的顺序延迟输出中 的每一个都被抽出，并分别使用乘法器108-0到108-Q与各系数到相乘。乘 法器108-0到108-Q的输出由加法器110来求和，并被传送到第一双路输入加法器 112-0。

虽然加法器110在图1中以单个元件示出，但在某些情况下加法器110的功能 采用多个加法器来实现，它们被设置共同地对Q+1个乘法器108-0到108-1的输出求 和。例如，在某些情况下，加法器110可以由Q个双路输入加法器来实现，它们被设 置共同地对Q+1个乘法器108-0到108-Q的输出求和。更一般地，可以使用在任意配 置中设置的任意数目的功能元件，所述任意配置在数字输入信号的每个采样周期， 用以对Q+1个乘法器108-0到108-Q的输出求和。