[发明专利]半导体器件的制造方法

说明书

本申请要求于2008年6月20日递交的韩国专利申请第10-2008-0058229号的优先权，该在先申请通过援引全部合并在此。

技术领域

本发明涉及一种半导体器件的制造方法，尤其涉及一种分离栅型(split gate type)半导体存储器器件。

背景技术

非易失性半导体存储器器件能够电擦除和存储数据，即使没有向该存储器器件供电也能保存数据，因此其被越来越多地应用到包含有移动通信系统和存储卡的各种领域。

在这些非易失性存储器器件中，闪存器件是这样一种存储器器件：其能够运行每个单元的程序，并且能够擦除每个区块或扇区的数据。

由于闪存器件使用导电材料诸如掺杂的多晶硅作为浮置栅极(floatinggate)的材料，因此介于相邻的栅极结构之间的寄生电容以高集成度增加。为了解决快闪半导体存储器器件的这一问题，人们已经开发出了一种被称为金属-氧化物-绝缘体-氧化物-半导体(MOIOS)存储器器件的非易失性半导体存储器器件，诸如硅-氧化物-氮化物-氧化物-半导体(SONOS)存储器器件或者金属-氧化物-氮化物-氧化物-半导体(MONOS)存储器器件。这里，SONOS存储器器件使用硅作为控制栅极材料，而MONOS存储器器件使用金属作为控制栅极材料。

MOIOS存储器器件使用电荷陷阱(charge trap)层，诸如氮化硅膜，代替浮置栅极作为一个单元来存储电荷。也就是说，通过以包含顺序地堆叠的氧化物膜、氮化物膜以及氧化物膜的氧化物-氮化物-氧化物(ONO)叠层(stack)来取代形成在快闪半导体存储器器件的存储器单元中的衬底与控制栅极之间的叠层(包含浮置栅极和堆叠在其上表面与下表面上的绝缘层)，以获得MOIOS存储器器件。上述MOIOS存储器器件利用了阈值电压根据氮化物膜中的电荷陷阱而转变的特性。

MOIOS存储器器件可以形成为叠层栅型(stack gate type)、分离栅型或由其组合的类型。这里，在分离栅型SONOS存储器器件中，单元的特性可能会受到氮化物膜长度的影响。

通常，通过在衬底上顺序地沉积氧化物膜、氮化物膜以及氧化物膜，并且使用光致抗蚀剂图案蚀刻沉积的氧化物膜、氮化物膜以及氧化物膜，形成分离栅极。这里，基于用于形成光致抗蚀剂图案的光刻中套刻精度(overlay)的变化，可能在分离栅极之间产生长度的差别。

图1A至图1B是示出了形成SONOS分离栅极的一般工艺的纵向剖视图。如图1A所示，在衬底(未显示)上顺序地形成ONO层，即第一氧化物膜110、氮化物膜120以及第二氧化物膜130。此后，通过执行光刻来形成用于形成分离栅极的光致抗蚀剂图案140。

如图1B所示，通过使用光致抗蚀剂图案140作为掩模来蚀刻第二氧化物膜130和氮化物膜120，形成分离的第二氧化物膜130-1与130-2以及分离的氮化物膜120-1与120-2。此后，除去光致抗蚀剂图案140。

在光致抗蚀剂图案140的形成过程中，如图1A所示，由于光的最小临界尺寸和套刻精度的变化，可能会产生光致抗蚀剂图案140的未对准。当使用未对准的光致抗蚀剂图案140将第二氧化物膜130和氮化物膜120图案化时，第一分离氮化物膜120-1的长度L1和第二分离氮化物膜120-2的长度L2之间可能会有差别(例如L2＞L1)。

当第一分离氮化物膜120-1的长度L1和第二分离氮化物膜120-2的长度L2之间有差别时，存储器单元(例如闪存单元)的分离电荷陷阱氮化物膜的长度会不均匀，并且存储器单元特性的均匀度会下降，因此，会降低半导体器件的可靠性。

发明内容

因此，本发明致力于一种半导体器件的制造方法。

本发明的一个目的在于提供一种半导体器件的制造方法，该方法能够根据光刻中的套刻精度变化来防止存储器单元之间的特性变化。