[发明专利]一种光电集成电路及衬底制备方法

说明书

技术领域

本发明涉及光电一体化领域，尤其涉及一种光电集成电路及衬底制备方法。

背景技术

当今光纤通信及光电信息处理技术在提高性能与降低成本的动力推动下，正在实现光电子器件由分立转向集成的重大变革。现有的分立光电子器件主要以化合物半导体材料为主，虽然这类材料性能优良，但由于其高昂的制造、封装成本，材料特性及技术尚不成熟，因而难以实现单片系统集成。而硅集成电路经过几十年的发展与积累，近年绝缘体硅(Silicon on insulator，SOI)技术成功实现了性能优良的光波导系统，为光电系统的集成提供了可能的平台。

Luxtera公司利用Freescale公司的0.13μm绝缘体硅工艺技术，实现了除光源以外的所有光电子器件的集成(参见图1)。根据美国专利US7010208的披露，该技术的特点是光电子器件与CMOS集成电路采用同一绝缘体硅衬底，绝缘体硅薄膜厚度与二氧化硅埋层的厚度无法依据两者的需要进行各自的优化，而是在两者的性能之中进行折衷。若不考虑光电集成需求，通常情况下SOI CMOS一般使用0.1μm以下的硅薄膜和0.14μm左右的二氧化硅埋层(Buried Oxide，BOX)；光学器件则常使用大于0.1μm的硅层和大于1μm的BOX。这二者折衷需要牺牲一定的性能。

这种技术路线的另一个突出的缺陷在于将CMOS集成电路限制于特定公司的特定技术。绝缘体硅集成电路技术虽然在高速逻辑电路中具备一定的性能优势，但是绝缘体硅集成电路技术并不是目前集成电路技术的主流。相比于目前广泛应用的体硅集成电路技术，该技术只是局限于少数的几家公司，同时应用范围也相当狭窄。

与体硅技术相比，目前SOI无论集成技术、模型和设计库都不够成熟，主流晶圆代工厂只有特许半导体(Chartered Semiconductors)和台积电(TSMC)提供SOI逻辑电路的代工服务。绝缘体硅技术在射频、高压、双极等技术领域的技术积累还很不完善，迄今为止，商业代工厂还不能提供这几方面的代工。SOI光电集成芯片电学部分所必需的射频技术无法实现商业代工，这极大限制了光电系统的集成；SOI逻辑电路技术代工的不成熟，同样也限制着既有设计资源和经验的复用，增加电学设计的成本和延长产品开发周期。

发明内容

本发明的目的是提出一种光电集成电路及衬底制备方法，能够通过具有顶层硅薄膜和外延硅岛的混合衬底来满足光学器件和电学器件的需求，从而根据光、电器件的不同需要来进行最优设计，以获得更优性能。

为实现上述目的，本发明提供了一种光电集成电路，包括由部分表面区域(5)的顶层硅薄膜(2)和另一部分表面区域(6)的外延硅岛(9)构成的混合衬底，在所述顶层硅薄膜之下设有二氧化硅埋层(3)，在所述部分表面区域(5)设有光学器件(7)，在所述另一部分表面区域(6)设有电学器件(8)。

在上述技术方案中，所述顶层硅薄膜(2)设在所述部分表面区域(5)，在所述另一部分表面区域(6)设有外延硅岛(9)，所述二氧化硅埋层(3)设于所述顶层硅薄膜(2)和所述硅衬底(1)之间，在所述外延硅岛(9)与所述顶层硅薄膜(2)之间设有侧向保护层(4)。

进一步的，所述顶层硅薄膜(2)的材料与硅衬底(1)/外延硅岛(9)的材料相同。

进一步的，所述顶层硅薄膜(2)的材料与硅衬底(1)/外延硅岛(9)的材料不同。

优选的，所述侧向保护层(4)的材料为二氧化硅和/或氮化硅。

为实现上述目的，本发明还提供了一种混合衬底制备方法，包括：

选择具有预设厚度的二氧化硅埋层和顶层硅薄膜的绝缘体硅衬底材料；

除去对应于电学器件的部分表面区域的顶层硅薄膜；

对整个表面区域进行硅选择性外延掩蔽层的淀积；

除去所述部分表面区域的外延掩蔽层和二氧化硅埋层，并保证所述顶层硅薄膜包于所述外延掩蔽层和二氧化硅埋层之间；

对所述部分表面区域进行选择性的外延硅岛的淀积；

除去对应于光学器件的另一部分表面区域的外延掩蔽层，并填充所述外延硅岛和顶层硅薄膜之间的缝隙以构成侧向保护层，然后对所述外延硅岛和顶层硅薄膜进行平坦化处理。

进一步的，所述除去顶层硅薄膜、外延掩蔽层和二氧化硅埋层的操作具体为：

通过光刻及随后的各向异性刻蚀的方式除去顶层硅薄膜、外延掩蔽层和二氧化硅埋层。

优选的，所述平坦化处理为：

采用化学机械抛光方法；或

采用选择性氧化硅岛，并去除氧化层的方法；或