[发明专利]半导体器件以及半导体器件的制造方法

说明书

技术领域

本发明涉及半导体器件及其制造技术，特别涉及具有三维地层叠 的多个半导体芯片的半导体器件。

背景技术

近年来，高密度地安装多个半导体芯片(还简称为“芯片”)而短 时间地实现高功能的系统的SIP(System in Package，系统级封装) 的开发得到了发展，并提出了多种安装结构。特别使多个芯片层叠， 而可以大幅实现小型化的层叠型封装的开发得到了发展。通常，在芯 片间的电连接中，使用引线键合。其原因为，引线键合的卷绕自由度 高，且对于多个半导体芯片的连接是有效的。

但是，在引线键合连接中，需要使从一个芯片引出的布线临时落 于搭载衬底上，并对另一个芯片再次布线，所以芯片间的布线长度变 长。由此，芯片间的电感增加而难以实现高速传送。针对该引线键合 连接中的课题，提出了形成在芯片内部贯通的电极，而直接连接芯片 间的Si(硅)贯通电极技术。

在日本特开2000-260934号公报(专利文献1)中，公开了如 下技术：在芯片的上下形成对形成在芯片内的贯通孔部分通过电镀或 无电镀法而埋入焊锡或低熔点金属的电极，层叠了芯片之后进行加 热，通过埋入电极的熔融接合而三维地层叠芯片。

另外，在日本特开2007-053149号公报(专利文献2)中，公 开了如下技术：通过压接向形成于下级芯片中的中空的贯通电极变形 注入形成于上级芯片中的柱形凸缘(stud bump)，并对柱形凸缘与 贯通电极几何学地进行铆接而层叠芯片。

专利文献1：日本特开2000-260934号公报

专利文献2：日本特开2007-053149号公报

当考虑芯片层叠，而在构成芯片的半导体衬底上形成贯通电极的 情况下，为了确保导通路径，在贯通半导体衬底的孔的内面以及半导 体衬底背面侧的该孔的周边设置有电极材料。另外，在本申请中，将 设置于孔的侧面的电极材料设为内部电极，并且将设置于该孔周边的 电极材料设为背面布线焊盘。

在使用日本特开2007-053149号公报(专利文献2)记载的技 术形成贯通电极的情况下，由于在半导体衬底的背面的外侧、即半导 体衬底的背面上形成有背面布线焊盘，所以可以通过背面布线焊盘在 半导体衬底背面形成凸部。本发明者发现了起因于该凸部，而在吸附 芯片时发生空气的泄漏，从而引起吸附力降低的现象。因此，半导体 器件的制造成品率降低。

对应于此，本发明者进行了以下的研究。图1是本发明者研究的 芯片1C的背面的示意俯视图。另外，为了易于理解结构而对图中的 一部分附加了阴影线。

在构成芯片1C的半导体衬底1中设置有多个贯通电极4，其平 面形状呈现圆形形状。在该贯通电极4的周边的半导体衬底1的背面 上设置有背面布线焊盘4d，并与贯通电极4电连接。另外，以电连接 背面布线焊盘4d间的形式，在半导体衬底1的背面上设置有背面布 线4e。另外，背面布线焊盘4d以及背面布线4e由相同电极材料构成， 从工序的效率化的观点出发，而同时形成。

当这样在半导体衬底1的背面上设置有背面布线焊盘4d以及背 面布线4e的情况下，如上所述在半导体衬底1的背面形成凸部，而 在吸附芯片1C时发生空气的泄漏，从而引起吸附力降低。

因此，考虑如下方法：在芯片1C的背面，在未设置背面布线焊 盘4d、背面布线4e的区域，形成虚拟背面布线焊盘4f，在芯片1C 的背面中的周边区域，形成框状的虚拟背面布线4g，并在整个芯片背 面配置虚拟的背面布线焊盘，从而消除凸部，而可以防止空气的泄漏。

但是，在设置背面布线焊盘4d、背面布线4e、虚拟背面布线焊 盘4f以及虚拟背面布线4g的方法中，例如在使用Au(金)那样的电 极材料的情况下，由于在整个芯片1C背面配置Au，所以存在贯通电 极4的制造成本上升的问题。而且，还存在如框状那样细长的图案易 于剥落这样的问题。

发明内容

本发明的目的在于提供一种可以改善半导体器件的制造成品率 的技术。

本发明的另一目的在于提供一种可以降低半导体器件的制造成 本的技术。

本发明的上述以及其他目的和新特征根据本说明书的记述以及 附图将更加明确。

如果简单说明本申请公开的发明中的代表性的发明的概要，则如 下所述。