[发明专利]形成半导体器件的栅极的方法

说明书

相关申请

本发明要求2008年6月11日、2008年6月11日和2008年10月13 日分别提交的韩国专利申请10-2008-0054886、10-2008-0054892和 10-2008-0100229的优先权，通过引用将它们并入本文。

技术领域

本发明涉及一种半导体制造技术；更具体涉及形成半导体器件的栅极 的方法。

背景技术

随着半导体器件集成密度增加，晶体管的沟道长度减小，源极和漏极 的密集程度逐渐地增加。因此，源极和漏极之间的严重干扰导致减小阈值 电压和增加漏电流的短沟道效应。为了抑制短沟道效应，对于其中晶体管 具有多面体沟道(polyhedral channel)的三栅极型晶体管和凹陷栅极型晶 体管已经进行了广泛的研究。

根据形成凹陷栅极型晶体管的方法，将沟道区的衬底蚀刻至一定深度 以形成沟槽，并且沿着沟槽内表面形成栅极绝缘层。然后，在栅极绝缘层 上形成栅极以填充沟槽。在这样的结构中，由于抑制了源极和漏极之间的 干扰，所以电性能得到显著地改善。

然而，在形成凹陷栅极型晶体管的所述方法中，由于通过等离子体蚀 刻工艺来蚀刻衬底，所以用于沟道的区域受到等离子体的损伤，导致晶体 缺陷如堆垛层错。因此，界面陷阱密度增加。此外，由于等离子蚀刻的特 征，所以表面粗糙度劣化。此外，当通过蚀刻衬底形成沟槽时，上部边缘 部分尖锐地形成，电场集中在该尖锐上部边缘部分上，导致器件特性和可 靠性的劣化。

下面将描述三栅极型晶体管的问题。

图1是说明典型三栅极型晶体管的透视图。

参考图1，典型的三栅极型晶体管在三个表面，即两个侧面(侧壁) 和一个上表面上具有沟道。由于两个侧面形成为沟道，所以在器件具有相 同尺寸时可获得大得多的电流。在图1中，附图标记“G”、“D”和“S”分别 表示栅电极、漏极区和源极区。

图2是说明典型的三栅极型晶体管的问题的透视图。

参考图2，蚀刻衬底以使用侧面作为沟道。在此，通常使用等离子体 蚀刻工艺。

这样的等离子体蚀刻工艺具有如下三个问题。

首先，等离子体损伤导致晶体缺陷。如果由等离子体损伤所导致的晶 体缺陷发生在用作沟道的侧面A中，那么器件特性劣化。特别地，器件的 可靠性降低。

第二，等离子体蚀刻工艺的使用劣化表面粗糙度，例如在等离子体蚀 刻工艺期间在侧面A中不可避免地形成的条痕。侧面A的表面粗糙度减小 载流子迁移率，因此劣化器件特性。

第三，在上部边缘部分B中产生电场集中。当边缘部分B的曲率半径 小时，施加到栅极氧化物层的电场增加。因此，导致栅极氧化物层的失效， 或者使得栅极氧化物层的寿命减少。如图3所示，当曲率半径为7nm时， 施加到边缘部分的电场比施加到平坦部分的电场高约9％。

发明内容

本发明的一个实施方案涉及提供一种形成半导体器件的栅极的方法， 其能够防止器件的特性和可靠性由于等离子体蚀刻工艺而劣化。

本发明的另一个实施方案涉及提供一种形成半导体器件的栅极的方 法，其能够防止由于等离子体蚀刻工艺导致的在上部边缘部分处发生电场 集中。

根据本发明的一个方面，提供一种形成半导体器件的三栅极的方法， 所述方法包括：准备包括支撑衬底、掩埋绝缘层和半导体层的衬底；通过 气相蚀刻工艺来蚀刻所述半导体层以形成彼此间隔的第一和第二沟槽；在 包括第一和第二沟槽的所述衬底上形成栅极绝缘层；和在所述栅极绝缘层 上形成栅极导电层。

根据本发明的另一个方面，提供一种形成半导体器件的三栅极的方法， 所述方法包括：在衬底上形成缓冲层和硬掩模；蚀刻所述硬掩模和所述缓 冲层以形成硬掩模图案和缓冲图案；利用所述硬掩模图案作为蚀刻阻挡 层，通过利用气相蚀刻工艺来部分蚀刻所述衬底而在所述衬底内形成间隔 的第一和第二沟槽；形成掩埋绝缘层以填充所述第一和第二沟槽；移除所 述硬掩模图案和所述缓冲图案；在所述第一沟槽和所述第二沟槽之间的所 述衬底上形成栅极绝缘层；形成导电层以覆盖所述栅极绝缘层；和蚀刻所 述导电层以形成栅电极。