[发明专利]内存及存储装置

说明书

技术领域

本发明是有关于一种内存及存储装置，特别是有关于一种存储装置的存储单元的排列结构。

背景技术

图1为已知存储单元的排列示意图。如图所示，当字符线WL被致能时，存储单元C₀～C₃内的晶体管均被导通，因此，位线BL₀～BL₃便可输出相对应的位准。在图1中，当存储单元C₀～C₃内的晶体管均被导通时，除了位线BL₁是输出高位准以外，其余位线(如BL₀、BL₂、BL₃)均输出低位准。

然而，位线BL₁与相邻的位线(如BL₀及BL₂)之间具有耦合电容。因此，位线BL₁可能会因耦合电容的影响，因而输出不正确的位准(如低位准)。为了解决此问题，已知的解决方式是将上拉(pull up)负载耦接于位线，但将造成成本的增加。另外，额外加入的上拉负载将形成多余的电流路径(current path)，因而增加功率损耗。

发明内容

本发明提供一种存储装置，包括一内存以及一读取电路。读取电路耦接内存，用以读取内存所储存的数据。内存包括，多个字符线、一第一、第二及第三位线以及多个存储单元。字符线依序平行排列。第一、第二及第三位线垂直字符线，并依序平行排列。每一存储单元对应一字符线以及一位线。每一对应到第一位线的存储单元所对应的字符线不同于对应到第二位线的存储单元所对应的字符线。

本发明更提供一种内存，包括多个字符线、一第一、第二及第三位线以及多个存储单元。字符线依序平行排列。第一、第二及第三位线垂直字符线，并依序平行排列。每一存储单元对应一字符线以及一位线。每一对应到第一位线的存储单元所对应的字符线不同于对应到第二位线的存储单元所对应的字符线。

由于交错排列内存内的存储单元，故可避免相邻的位线受到噪声干扰(因耦合电容所引起)。再者，也不需额外设置上拉负载。因此，可减少组件成本，亦不会增加内存的功率损耗。

附图说明

图1为已知存储单元的排列示意图。

图2为本发明的存储装置的示意图。

图3为本发明的内存的一可能实施例。

附图标号

200：存储装置；        210：内存；

230：读取电路；        231：切换单元；

233：感测单元；        SW₀～SW_n：开关；

CMP：比较器；          BL₀～BL_n：位线；

WL、WL₀～WL_m：字符线； T₀₀、T₁₁：晶体管；

C₀～C₃、C₀₀、C₀₂、C₁₁、C₁₃、C₂₀、C₂₂、C₃₁、C₃₃：存储单元。

具体实施方式

为让本发明的上述和其它目的、特征、和优点能更明显易懂，下文特举出较佳实施例，并配合所附附图，作详细说明如下：

图2为本发明的存储装置的示意图。如图所示，存储装置200包括，内存210以及读取电路230。内存210具有许多存储单元(未显示在图2)。读取电路230用以读取内存210内的存储单元所储存的数据。在一可能实施例中，内存210是一只读存储器(Read-only memory；ROM)。

读取电路230包括，切换单元231以及感测单元233。切换单元231耦接于内存210与感测单元233之间，用以选择地输出内存210内的存储单元所储存的数据予感测单元233。在本实施例中，切换单元231具有开关SW₀～SW_n。开关SW₀～SW_n分别耦接内存210内的相对应位线。因此，开关SW₀～SW_n的数量对应内存210的位线(bit line)的数量。