[发明专利]半导体器件及其制造方法

说明书

相关申请

本申请要求2008年4月4日提交的韩国专利申请No.10-2008-0031619的优先权，通过引用将其全部内容并入本文。

技术领域

本发明涉及一种半导体存储器件及其制造方法，更具体涉及一种半导体存储器件，其中相邻位线的侧表面不彼此面对，以减小形成于相邻位线之间的寄生电容器的电容，从而使得半导体存储器件的操作速度得到改善和防止在接触塞中产生空隙。

背景技术

近年来，对于具有高集成度和性能改善的半导体存储器件已经积极地进行研究。以下详细描述由高集成度NAND快闪存储器件所导致的问题。

NAND型快闪存储器件包含多个单元串。每个单元串包括彼此串联连接的源极选择晶体管、多个存储单元和漏极选择晶体管。源极选择晶体管的源极连接至公共源极线，漏极选择晶体管的漏极连接至位线。源极选择晶体管的栅极彼此连接以形成源极选择线，漏极选择晶体管的栅极彼此连接以形成漏极选择线，存储单元的栅极彼此连接以形成字线。

包括字线、源极选择线和漏极选择线的栅极图案具有其中依次层叠隧道绝缘层、浮置栅极、介电层和控制栅极的结构。介电层包括接触孔，源极选择线的浮置栅极和漏极选择线的浮置栅极通过该接触孔而暴露。通过接触孔暴露的浮置栅极电连接至控制栅极。

包括栅极图案的快闪存储器件的下部结构被绝缘层覆盖，使得下部结构与包括公共源极线和位线的上部结构相隔离。上部结构和下部结构通过形成于绝缘层中的接触孔以及形成于所述接触孔中的接触塞进行电连接。

由于存储器件变得高度集成，所以位线之间的距离变得较小。在位线之间形成绝缘层，并且位线的侧表面彼此相对。因此，形成于位线之间的寄生电容器的电容与位线之间的距离呈反比例增加。形成于位线之间的寄生电容器的电容的增加导致阻容(RC)性能降低半导体存储器件的操作速度。

因此，需要具有形成于位线之间的寄减小的生电容器电容的高集成度半导体存储器件。

随着半导体存储器件变得更加高度集成，多个图案形成为具有其中在图案之间布置绝缘层的堆叠结构。因此，接触孔的深宽比增加。接触孔深宽比的增加导致在形成接触塞时产生空隙，并且所述空隙导致劣质的半导体存储器件。

因此，需要适于高集成度并且能够防止在接触塞中产生空隙的半导体存储器件。

发明内容

半导体存储器件具有不彼此面对的相邻位线的侧表面以减小形成于相邻位线之间的寄生电容器的电容。这使得半导体存储器件的操作速度能够得到改善并且防止在接触塞中产生空隙。

根据本发明的半导体存储器件包括形成于半导体衬底上的接触塞。每个接触塞均布置于栅极图案之间。第一和第二导电垫(pad)在不同方向上延伸并且连接至接触塞。在第一和第二导电垫的延伸的外周上分别形成第一和第二垫接触塞。第一垫接触塞的每一个的高度均与第二垫接触塞的每一个的高度不同。第一位线分别连接至第一垫接触塞；第二位线分别连接至第二垫接触塞。

一种制造半导体存储器件的方法，包括：提供其上形成具有结区和接触塞的半导体衬底。每个结区均形成于栅极图案之间，每个接触塞在第一绝缘层中连接至相应的结区，所述栅极图案被第一绝缘层所覆盖。形成第二绝缘层并且该第二绝缘层包括第一和第二垫孔。第一和第二垫孔在不同方向上延伸。第一和第二垫孔暴露接触塞。第一和第二导电垫分别形成于第一和第二垫孔中。形成第三绝缘层并且该第三绝缘层包括双镶嵌图案和垫接触孔。双镶嵌图案暴露出每一个第一导电垫的延伸部分，每个垫接触孔暴露出一个第二导电垫的延伸部分。第一垫接触塞和第一位线形成于双镶嵌图案中，第二垫接触塞形成于每一个垫接触孔中。形成包括沟槽的第四绝缘层，每个沟槽暴露一个第二垫接触塞。然后在每个沟槽中形成第二位线。