[发明专利]从电源VDD到IO管脚之间的一种新型NMOS箝位及其应用方法

说明书

相关申请的交叉参考

这一专利申请可参考同一作者所著的20040257728美国专利申请。

发明的背景

本发明适用的领域

本发明所相关的领域是用于芯片中的静电放电保护(ESD)半导体器件线路，更具体的是指在电源(VDD)和输入/输出管脚(I/O PAD)中连接电器件可提供一个箝位的静电保护装置，而此输入/输出I/O管脚在正常的情况下可以承受高于VDD电源电压。

相关已知的专利文献

静电放电(ESD)是一种由一个物体对另外一个物体转移电荷的极短暂的现象。快速的电荷转移所产生的瞬间电位差足以击穿绝缘介质如栅极的双氧化层(SiO2)，从而使MOS管永久失效。普通的ESD保护器件是在受保护的管脚上连接不同的集成电路元件在ESD的暂态高压下开启，而平时呈关闭状态，开启后可在瞬间连接对地的回路，使ESD电流有效地得到疏导，从而避免输入/输出管脚和内部的的电路受到损坏。

图1(已有技术)所示的是一个典型的静电防护网，在这套电路中，一个内部的信号电压S20从内部电路中传输到输出管脚(PAD)24上，驱动级的反相器由N型MOS管N18和P型的MOS管P18组成。反相器的输出端直接与管脚24相连。除此之外，二个保护电路N2和P2构成一个保护网络，使得在PAD24上如果有瞬态负电压脉冲的情况下，这一保护网络接通了去电源(VDD)30和地(VSS)10的回路。同样如果有一个正的高压脉冲冲击管脚24，则会正向导通P2由管脚到VDD的二极管，和N2中由漏端到衬底的反相二极管，使得电流可以分流到地和电源VDD的金属环上。然而，采用这样的PMOS，其N阱上拉到电源VDD，使得管脚端无法承受高于VDD的电压。例如当VDD工作电压是在3.3伏的情况下，如果管脚24上面承载一个5伏的信号，就会使PN结二极管正向导通而造成可观的漏电流。克服这一正向导通二极管特性的方法之一是悬浮N阱(FloatingN well)。自偏置N阱的PMOS管可以同时用在输出驱动和ESD放电保护上，当IO管脚端口有高于VDD的电压时，悬浮N阱可以承载高于VDD的电压而不会造成二极管正向导通。对于正常工作而言，自偏置的PMOS管则会使N阱衬底端接到VDD上。(详见″ESDProtection in a Mixed Voltage Interface and Multirail Disconnected Power Grid Environment in 0.50-and 0.25-um Channel Length CMOS Technologies″，by Steven H.Voldman，IEEE Transactions on Components，Packaging，and Manufacturing Technology--Pt.A Vol.18(2)，p.303-313，June 1995)

美国专利5,969,541给出了一个如何控制自偏置N阱的办法(Waggoner)

美国专利6,353,520建议采用串联的二极管，连接VDD到IO端口，而IO端口到VSS则用下挂的串联NMOS来解决IO端口高压的问题，以避免双氧化层的击穿。(Anderson等)

美国专利6,181,214采用了下挂的串联(Cascaded)NMOS管作为输入的ESD放电保护，置于IO管脚和VSS之间，其IO管脚也是可以承载高于电源电压的电位。(Schmott et al)

美国专利6,444,511展示了一种增强型用于从IO管脚到VSS ESD放电保护的下挂串联型NMOS管的生产工艺。

发明综述

本项发明的一个主要目标是解决静电放电保护电路中被保护的管脚需要承载高于电源电压的电位的问题。这样一个ESD保护组件或网络，即要和IO管脚一样在正常的工作情况下承载高于VDD的电位，同时又要有能力在ESD冲击下回闪(Snapback)到低阻抗对地回路，并且箝位在较低的电压上以便放电电流能够顺利地通导至地，从而达到保护集成电路内部敏感电路的目的。

本发明的另一个目标是提供一种不受电源上电、下电(Power ON/OFF)干扰的静电放电保护装置，也就是在以上二种情况下，都不会产生瞬态漏电流的现象发生。

本发明的第三个目的是提供一种摆脱完全硅金属化的步骤，因此在任何情况下都不需要硅金属化的阻断层