[发明专利]数字电视、控制存储器装置的存取的存储器控制器及方法

说明书

技术领域

本发明关于一种数字电视(digital television)、用以控制该数字电视的存储器装置的存取的存储器控制器及方法；更详细地说，本发明关于一种数字电视、用以于该数字电视的存储器装置的数据存取期间维持适当延迟的存储器控制器及方法。

背景技术

由于双倍数据速率(double data rate；DDR)存储器可于上升沿(rising edge)与下降沿(falling edge)存取数据，相较于传统的单倍数据速率存储器，DDR存储器具有较快速存取数据的能力，因此DDR存储器已大量地被制造厂商所使用。除了DDR存储器之外，亦需要利用到一些电性装置以控制存储器的数据存取。如图1所示，传统存储器控制系统1包含DDR同步动态随机存取存储器(DDR synchronousdynamic random access memory；DDR SDRAM)11、存储器控制器13、印刷电路板(printed circuit board；PCB)布线(trace)15、17以及引线19。DDR同步动态随机存取存储器11包含焊盘(pad)111、113。存储器控制器13亦包含焊盘1301、1303。印刷电路板布线15代表数据DQ于印刷电路板上从焊盘111至焊盘1301的路径，印刷电路板布线17则代表时钟DQS于该印刷电路板上从焊盘113至焊盘1303的路径。连接于DDR同步动态随机存取存储器11与存储器控制器13间的引线19用以从存储器控制器13传送指令至DDR同步动态随机存取存储器11，其中这些指令包含读取(READ)指令、写入(WRITE)指令、更新(REFRESH)指令及预先充电(PRECHARGE)指令等。DDR同步动态随机存取存储器11即因应这些指令而运作。

存储器控制器13更包含导线及缓冲器1305、1307、1309、延迟元件1311、闩锁器(latch)1313、延迟锁相环(delay lock loop；DLL)1315以及指令单元1317。数据DQ经由焊盘111、印刷电路板布线15、焊盘1301与导线及缓冲器1305传送，并于到达闩锁器1313前转换为数据DQX。与数据DQ相比，数据DQX具有延迟。时钟DQS则经由焊盘113、印刷电路板布线17、焊盘1303、导线及缓冲器1307、延迟元件1311与导线及缓冲器1309传送，并于到达闩锁器1313前转换为时钟DQSX。与时钟DQX相比，时钟DQSX亦具有延迟。

数据DQ、DQX以及时钟DQS、DQSX的时序图(timing diagram)则如图2所绘示。例如当指令单元1317通过引线19发送读取指令至DDR同步动态随机存取存储器11时，DDR同步动态随机存取存储器11将发送具有预定突发长度(burst length)的数据DQ以及时钟DQS，于存储器控制系统1中，预定突发长度等于4。时钟DQS用以对数据DQ取样。因时钟DQS与数据DQ为边缘对齐(edge-aligned)，因此延迟锁相环1315将指定时钟DQS延迟，例如，延迟为1/4时钟周期(clockcycle)，以建立足够的设定时间(setup time)以及保持时间(hold time)幅度。更特别的，延迟锁相环1315接收内部时钟REFCK作为参考时钟以形成该1/4时钟周期，且延迟元件1311延迟该时钟DQS，以使到达闩锁器1313的时钟DQSX的时序比数据DQX的时序延迟1/4时钟周期。

图2中的标号X表示数据DQ从DDR同步动态随机存取存储器11至闩锁器1313的传递时间，即数据DQ被发送时至产生数据DQX时的时间周期。图2中的标号Y表示时钟DQX从DDR同步动态随机存取存储器11至闩锁器1313的传递时间，即时钟DQS被发送时至产生时钟DQSX时的时间周期。换言之，图2中的标号X为焊盘111、印刷电路板布线15、焊盘1301与导线及缓冲器1305所产生的数据延迟的总和，而图2中的标号Y为焊盘113、印刷电路板布线17、焊盘1303、导线及缓冲器1307、延迟元件1311与导线及缓冲器1309所产生的时钟延迟的总和。