[发明专利]控制高速缓冲存储器的方法和装置

说明书

技术领域

本文讨论的实施方式涉及高速缓冲存储器控制装置、半导体集成电 路和高速缓冲存储器控制方法。

背景技术

包括诸如CPU(中央处理单元)的处理器核的信息处理装置通常都 具有高速缓冲存储器以实现更高速的处理。高速缓冲存储器是相比于主 存储单元(如主存储器)能够以更高的速度进行访问的存储器，并且高 速缓冲存储器仅存储在主存储单元中所存储的数据中CPU经常使用的那 些数据。因此，当CPU执行各种计算处理时，CPU首先访问高速缓冲存 储器并向该高速缓冲存储器请求所需的数据。在此情况下，如果高速缓 冲存储器中没有存储所需的数据，则出现缓存缺失(cache miss)，并将所 需的数据从主存储单元传送到高速缓冲存储器。即，当对高速缓冲存储 器执行“读取(READ)”并且作为结果出现缓存缺失时，通过“移入 (MOVE-IN)”将数据从主存储单元传送到高速缓冲存储器。

如上所述，当出现缓存缺失时，通过“移入”将所需的数据存入高 速缓冲存储器中，然后，CPU再次执行“读取”，由此从高速缓冲存储器 中读取数据。因此，到CPU获得数据时执行了两次“读取”和一次“移 入”，从而延迟时间(此后称作“等待时间”)变长。为了通过减小在数 据获取时出现的延时而提高信息处理装置的性能，可以在从主存储单元 将数据传送给高速缓冲存储器的同时，也将该数据传送给CPU(例如， 参见日本特开平10-111798号公报)。

图7是日本特开平10-111798号公报中描述的信息处理装置的结构的 图。图7中所示的信息处理装置包括主存储单元1、指令控制单元2、以 及存储控制单元3。当指令控制单元2请求数据时，存储控制单元3对数 据执行“读取”。即，通过存储控制单元3中的选择器7将来自指令控制 单元2的数据请求传送到高速缓冲存储器4。当高速缓冲存储器4中存储 有所请求的数据(缓存命中)时，经由选择器5将该数据读入指令控制 单元2的缓冲器8。在此情况下，如图8的上部所示，指令控制单元2能 够从存储控制单元3获得数据，并且到数据被获得的时候仅执行了一次 “读取”(图8：“RD”)。因此，指令控制单元2的数据获取中几乎没有 等待时间。

另一方面，当高速缓冲存储器4中没有存储所请求的数据(缓存缺 失)时，执行“移入”以将存储在主存储单元1中的该数据传送到高速 缓冲存储器4。即，经由选择器7将来自指令控制单元2的数据请求传送 到主存储单元1，并且经由选择器6将所请求的数据传送到高速缓冲存储 器4。在该正常情况下，此后：指令控制单元2再次请求数据；存储控制 单元3执行“读取”；经由选择器5将所请求的数据从高速缓冲存储器4 读入缓冲器8。在此情况下，如图8的中间部分所示，到指令控制单元2 获得数据的时候，执行了两次“读取”(RD)和一次“移入”(图8：“MI”)。 因此，指令控制单元2的数据获取中的等待时间变长。

但是，在日本特开平10-111798号公报中，设置有经由选择器5将主 存储单元1和指令控制单元2的缓冲器8直接连接的线路L，因此，在经 由选择器6将数据从主存储单元1传送到高速缓冲存储器4的同时，经 由线路L将该数据读入缓冲器8。因此，如图8的下部所示，指令控制单 元2能够在向高速缓冲存储器4“移入”(MI)数据的同时获得该数据。 因此，可以减少等待时间。

近来，针对包括一个处理器核(此后称作“核”)的单核半导体集成 电路，不能忽视诸如功耗增加的问题，并且性能的提高在接近其极限。 可以通过在一个基板上包括多个核的多核结构来实现半导体集成电路的 进一步性能提高。当在具有多核结构的半导体集成电路中，将高速缓冲 存储器和主存储单元划分成多个存储库(bank)时，可以提高各个核、 高速缓冲存储器和主存储单元之间的吞吐量。

在采用划分成多个存储库的多核结构的半导体集成电路中：将分别 连接到主存储单元的多个核、多个高速缓冲存储器以及多个主存储控制 单元设置在基板的外缘；将控制整个数据传输的控制单元设置在基板的 中央。主存储单元的每个分割存储库存储有彼此具有不同地址的数据， 因此，每个核可以向基板上的所有主存储控制单元请求数据。因此，和 上述的日本特开平10-111798号公报中一样，为了直接连接主存储单元和 核，需要将所有的核以及所有的主存储单元相互连接，这就出现了基板 上的布线很复杂的问题。