[发明专利]驱动电路、驱动方法、固态成像装置和电子设备

说明书

相关申请的交叉参考

本发明包含于2008年3月7日向日本专利局提交的日本专利申请JP 2008-057745的主题，其全部内容结合于此作为参考。

技术领域

本发明涉及驱动电路、驱动方法、固态成像装置和电子设备。

背景技术

在诸如由CMOS形成的输出缓冲器电路的驱动电路中，当需要大于晶体管的耐受电压ΔVlim的电压振幅时，就要将大于耐受电压的电压施加给晶体管的栅极氧化膜，因此破坏了栅极氧化膜，从而降低了可靠性。

例如，如图18所示，在具有串联连接在低电压(诸如，接地电压)VL的节点和高电压VH的节点之间的PMOS晶体管Mp101和NMOS晶体管Mn101的输出缓冲器电路中，考虑用大于耐受电压ΔVlim的电压振幅VL→VH(VH-VL＞ΔVlim)进行关于输出的驱动。为了简单，在根据图18所示相关实例1的输出缓冲器电路中使用了反转逻辑。在图19中示出了输入和输出波形，并分别在图20A和图20B中示出了IN＝VH和IN＝VL的装置截面。

当用低电压VL进行输出OUT的驱动时，将高电压VH施加给NMOS晶体管Mn101的栅电极而将低电压VL施加给晶体管Mn101的漏极、源极和沟道。因此，将大于耐受电压ΔVlim的电压VH-VL施加给栅极氧化膜，从而引起栅极氧化膜的破坏。因为将大于耐受电压ΔVlim的电压施加到PMOS晶体管Mp101的栅电极和漏电极上，所以引起栅极氧化膜的破坏。

类似地，当用高电压VH进行输出OUT的驱动时，大于耐受电压的电压被施加给PMOS晶体管Mp101的栅极氧化膜或施加到NMOS晶体管Mn101的栅电极和漏电极上，从而引起栅极氧化膜的破坏。

在根据相关实例1的输出缓冲器电路的电路结构中，需要将诸如具有厚栅极氧化膜的MOS装置的高电压处理至少应用于输出端的晶体管Mp101和Mn101。然而，高电压处理通常引起制造成本的增加或安装面积的增大的问题。

另一方面，如图21所示，已知一种输出缓冲器电路，其中，可以通过在输出缓冲器电路的输出端侧上的驱动晶体管Mp101和Mn101之间串联连接其栅电极施加有偏压VS和VD的PMOS晶体管Mp102和NMOS晶体管Mn102，用大于耐受电压的电压振幅VL→VH而无需使用高电压处理来进行驱动(例如，参看JP-A-H10-294662)。在图22中示出了根据相关实例2的输出缓冲器电路的输入和输出波形，并分别在图23A和图23B中示出了IN＝VH和IN＝VL的装置截面。

此处，偏压VD是在与低电压VL相对的耐受电压内的电压，以及偏压VS是在与高电压VH相对的耐受电压内的电压。另外，关于驱动晶体管Mp101和Mn101的栅极输入的振幅，分别经由电平变换器101和102，在NMOS晶体管Mn101中进行用VL→VD的驱动，以及在PMOS晶体管Mp101中进行用VS→VH的驱动。此处，施加有偏压VS和VD的偏压晶体管Mp102和Mn102具有当驱动晶体管截止时防止输出电压直接被施加给驱动晶体管Mp101和Mn101的漏电极以使栅-漏极电压大于耐受电压的功能。

当输入端IN处于高电位时，将偏压VS施加给PMOS驱动晶体管Mp101的栅电极。因此，输出高电压VH作为输出电压OUT。此时，NMOS驱动晶体管Mn101的漏电极的电位是比偏压VD小了约阈值Vthn的电压的VD-Vthn。因此，VH-VD(≤ΔVlim)被最大地施加给偏压晶体管Mn102的栅极氧化膜，以及(VD-Vthn)-VL(≤ΔVlim)被最大地施加给PMOS驱动晶体管Mp101的栅极氧化膜，VH-VD和(VD-Vthn)-VL均小于耐受电压。

当输入端IN处于低电位时同样如此。即，因为将偏压VD施加给NMOS驱动晶体管Mn101的栅电极，所以输出低电压VL作为输出电压OUT。此时，PMOS驱动晶体管Mp101的漏极电位是比偏压VS大了约阈值Vthp的电压的VS-Vthp。因此，VS-VL(≤ΔVlim)被最大地施加给偏压晶体管Mp102的栅极氧化膜，以及VH-(VS-Vthp)(≤ΔVlim)被最大地施加给NMOS驱动晶体管Mn101的栅极氧化膜，VS-VL和VH-(VS-Vthp)均小于耐受电压。

发明内容