[发明专利]一种折叠结构ADC及其纠错方法

说明书

技术领域

本发明涉及一种折叠结构的ADC，特别的涉及一种带纠错功能的折叠结构Flash ADC。 

背景技术

折叠结构ADC是在Flash ADC的基础上发展起来的，一个基本的折叠结构ADC结构如图1所示。所述结构中，一个N位的折叠结构ADC，输入模拟信号被划分为粗量化和细量化两条并行路径进行量化：在粗量化器中，输入信号被量化到2^N1个区间中的一个，经编码输出N1个高位信号；在细量化器中，由粗量化器得到的2^N1个子区间全部映射到一个子区间上，然后将此映射后得到的模拟信号送到一个有2^N2个子区间的细量化器中，经编码输出N2个低位信号，其中N＝N1+N2。此结构所需的比较器总数为2^N1-1+2^N2-1，而N位Flash ADC需要2^N1+N2-1个比较器。 

折叠结构ADC大大减少了比较器的个数，从而降低了芯片的功耗和面积，但是由于粗量化比较器的失调，导致传统的折叠结构ADC在高位转换时容易出现误码。为避免所述误码的出现，在2006年10月申请的美国专利US6985097中采用了在粗量化编码完成之后再通过纠错电路对高位数字信号进行纠错，例如一个4位ADC，输出数字码是D3D2D1D0，通过判断粗量化输出D2与F0的关系来确定是否粗量化有误差，如果D2＝F0，高位输出D3D2不需要纠错；如果D2≠F0，高位输出D3D2需要纠错，将D3D2加1或减1进行纠错，其结果作为最终的高位数字输出。 

美国专利US6985097虽然解决了粗量化高位数字输出的纠错问题，但必须通过判断粗量化输出D2与F0的关系来确定是否需要对高位进行加1或减1操作，F0由折叠电路输出；而且细量化低位数字输出是将模拟信号先通过折叠电路进行处理，通过判断F0的极性来决定低位的数字输出。可见，美国专利US6985097所述ADC必须包括折叠电路，其高低位输出都需要判断折叠电路的输出信号F0才能完成，而且加1或减1功能是由独立的纠错电路完成的，所以其电路结构复杂，芯片面积大。 

发明内容

本发明所有解决的技术问题是提供一种电路结构简单，纠错效果好的折叠结构ADC电路，以及该电路进行纠错的方法。 

为解决上述技术问题，本发明提出了一种折叠结构ADC，包括粗量化器、细量化器、细量化二进制编码器，细量化区间选择器、纠错信号产生电路、粗量化二进制编码器；其中，输入的模拟信号分别输入至粗量化器和细量化器，经粗量化器得到的独热码连接至粗量化二进制编码器的一输入端，同时经细量化区间选择器得到区间值输入至细量化器，所述细量化器的输出数据输入至细量化二进制编码器编码得到该ADC的低位转换数据，同时细量化器的输出数据中向上和向下扩展的比特数据输入至纠错信号产生电路，纠错信号产生电路的输出连接至粗量化二进制编码器的另一输入端，粗量化二进制编码器的输出作为该ADC纠错后的高位转换数据。 

所述粗量化二进制编码器根据所述粗量化器得到的独热码与所述纠错信号组合编码输出该ADC的高位数据，其中组合编码的实现通过独热码转二进制码的编码电路、独热码转二进制码后加一的编码电路和独热码转二进制码后减一的编码电路。 

所述细量化器输出中向上扩展的位数为大于0且小于等于2^K，其中K为细量化二进制编码器输出的细量化数据的位数。 

所述细量化器输出中向下扩展的位数为大于0且小于等于2^K，其中K为细量化二进制编码器输出的细量化数据的位数。 

所述纠错信号产生电路包括或非门T1、或非门T2、或非门T3和两个反相器，其中，或非门T1的输入为所述细量化器输出中向上扩展的比特数据，或非门T2的输入为所述细量化器输出中向下扩展的比特数据，或非门T1的输出经一非门后为该纠错电路的一纠错信号B3，且输入至或非门T3的一输入端，或非门T2的输出经另一非门后为该纠错电路的第二个纠错信号B1，且输入至或非门T3的另一输入端，或非门T3的输出为该纠错电路的第三个纠错信号B2。 

所述或非门T1和或非门T2的输入端均为三个。 

所述粗量化二进制编码器的实现电路包括四条支路，每一条支路输出一位数据，分别为DATA4、DATA5、DATA6和DATA7；