[发明专利]嵌入式处理器的加载/存储单元

说明书

技术领域

本发明涉及一种嵌入式处理器的加载/存储单元。

背景技术

近年来随着高性能嵌入式处理器的发展，为了提高内部逻辑元件 的利用率以提高整个处理器的性能，通常会采用多指令发射、乱序执 行等各种方法。现在普遍使用的一些超标量处理器通常能够在一个指 令周期内并发执行多条指令。处理器从指令高速缓存中预取了一批指 令后，就会分析出那些没有关联性可以并行执行的指令，然后发射到 几个独立的执行单元进行并行执行。

通常来说加载/存储指令(由加载/存储单元执行)需要多个指令 周期，而一般的算术指令通常在一个指令周期执行完成，所以数据的 加载/存储指令成为了限制嵌入式处理器性能提升的瓶颈。为了解决这 个矛盾，处理器设计的先驱们提出了采用存储器层次结构的想法，其 依据是程序访问的局部性原理和内存技术的性能价格比原则。通过在 嵌入式处理器和存储器之间设置高速缓存的层次结构来提升嵌入式处 理器的整体性能。

在过去的十几年中，无数科学家和工程师为此做了大量的工作， 目标就是为了减少访问高速缓存的时间。在他们的不懈努力下，高速 缓存的访问时间已经减少到了接近一个时钟周期。也就是说，只要不 发生高速缓存的访问缺失，执行加载/存储指令也可以在一个指令周期 内完成。但是由于高速缓存访问缺失的存在，一旦发生访问缺失，数 据的加载/存储需要通过外部总线从片外存储器中去加载/存储数据， 这个过程需要几个甚至几十个指令周期。而由于当前主流的嵌入式高 性能处理器普遍采用流水线结构，前续指令的停顿会阻塞整条流水线 的正常执行。

发明内容

为了克服已有的嵌入式处理器的加载/存储单元由于高速缓存的 缺失，在长延时的存储器访问时阻塞流水线，削弱了处理器性能的不 足，本发明提供一种在发生高速缓存访问缺失时，不会阻塞流水线， 提升处理器性能的嵌入式处理器的加载/存储单元。

本发明解决其技术问题所采用的技术方案是：

一种嵌入式处理器的加载/存储单元，在所述加载/存储单元中， 采用全流水线方式读写指令对片上高速缓存进行访问，如果前序指令 发生访问缺失时，将引起访问缺失的指令保存到专用访问缺失缓冲器 中，并释放流水线资源，后续指令继续访问高速缓存。

作为优选的一种方案：设置独立的片外更新缓冲器缓存片外存储 器的写操作，将片外存储器写操作的快速退休。

作为优选的另一种方案：设置独立的片上更新缓冲器缓存片上高 速缓存更新操作，将高速缓存写操作的快速退休。

作为优选的再一种技术方案：所述的片上更新缓冲器的更新请求， 在高速缓存空闲的间隙进行更新片上高速缓存操作。

进一步，将片上更新缓冲器的更新请求设置为优先级最低的请求， 当其他访问片上高速缓存的模块出现访问间隙时，片上更新缓冲器获 得更新片上高速缓存的权限。

作为优选的再另一种方案：所述的专用访问缺失缓冲器支持存储 多条高速缓存访问指令的缺失请求，同时将造成高速缓存访问缺失的 指令从流水线上剔除。

再进一步，全流水方式实现读写指令对片上高速缓存的访问的过 程为：通过将读写指令访问片上高速缓存划分为若干个步骤，当前序 指令在执行的时候，立刻启动后序指令的操作步骤。

更进一步，执行读取高速缓存数据的指令，需要经过数据存储地 址计算阶段、高速缓存访问阶段和读取数据处理阶段，每一条读指令 经过流水线的三拍完成数据的读取工作并返回所读取到底正确数据； 执行高速缓存写入操作的指令，经过数据存储地址计算阶段和高速缓 存访问阶段。

本发明的技术构思为：一种嵌入式处理器的加载/存储单元的非阻 塞流水线技术，使得前续加载/存储指令在发生高速缓存访问缺失，造 成长延时的存储器访问时，后面的加载/存储指令仍然可以正常执行， 更新高速缓存。

本发明的有益效果主要表现在：在发生高速缓存访问缺失时，不 会阻塞流水线，可提升处理器性能达5％。

附图说明

图1是一种非阻塞的片上高速缓存访问机制的流水线划分图。

图2是一种非阻塞的片上高速缓存访问机制的硬件结构图。

具体实施方式

下面结合附图对本发明作进一步描述。