[发明专利]一种基于直流通路模块和强联通分量的快速电路划分方法

说明书

技术领域

本发明涉及一种超大规模集成电路的快速划分算法，属于自动化软件开发领域。

背景技术

随着集成电路的迅速发展，VLSI规模越来越大，结构和功能越来越复杂，电子自动化设计EDA(Electronic Design Automation)工具越来越成为超大规模集成电路设计和验证工作的必不可少的辅助工具。随着大规模集成电路工艺和设计水平的不断发展，EDA工具遇到了许多新的问题。其中之一就是其仿真周期随着问题电路的规模呈现超线性的增长；随着电路MOS管数目日益增多，结构日趋复杂，EDA仿真工具还将面临越来越严峻的考验，缩短仿真周期，提高仿真效率也因此成为EDA工具开发的一项紧迫任务。

近年来，多核CPU的出现和迅速发展，多核结构的深入研究和逐渐成型，在与其相关的很多研究方向和研究领域引起了学术界和工业界极大的兴趣。多核并行电路仿真为解决EDA仿真工具所面临的效率问题开辟了一条非常值得研究探索的新途径。利用多核CPU的并行计算能力进行并行仿真，可能很大程度地提高计算速度，缩短仿真周期。因此，多核并行电路仿真也成为人们关注和研究的焦点。

采用多核CPU并行电路仿真的前提是多部电路划分。由于电路是由各种元器件耦合而成的统一整体，各部分之间有紧密的通信和数据交换。要对整个电路的仿真问题并行处理，必须先对整个电路进行某种形式的划分。划分后的子电路才能分配到并行计算机的多个节点分别计算。电路划分问题是CAD领域一个历史很久，很成熟的问题。传统、经典的电路划分问题针可以这样描述：

a)给定的电路结构和划分部数，寻找最优划分策略

b)划分策略满足一定约束条件的前提：不同分块的负载平衡

c)划分策略最小化目标函数：通信量最少

近几十年，对电路划分问题的研究一直在不断深入和发展，各种划分方法的理论和应用也日趋成熟，电路划分问题在布局布线，版图设计和逻辑级仿真-综合等电路设计环节都有广泛的应用。目前实际中主要采用的方法有，由C.Fiduccia和R.Mattheyses在文献A linear time heuristic for improving network partition中提出，并由L.Sanchis在文献Multiple-way network partitioning中加以推广的启发式直接F-M算法；以Dalibor Kolar，Julijana Divkovic PukSec和Ivan Branica在文献VLSI Circuit Partition Using Simulated Annealing Algorithm中提出算法等为代表的直接模拟退火/遗传算法；以L.Hagen和A.B.Kahng在文献Fast spectral methods for ratio cut partitioning and clustering中提出算法为代表的簇生长的逐层划分算法，以及上述几种方法的结合使用。

虽然电路划分方法应用比较广泛和成熟，但对多核CPU并行SPICE仿真这一后续任务来说，现有的各种划分算法都面临着这样一些问题和困难：

1)对于多核CPU并行仿真对应要求的多部划分方法，目前各种划分算法的实际效果(最小通信量)均不很理想，由于并行SPICE仿真的算法通信密度非常高，过高的通信量很可能成为约束并行计算获得满意的仿真加速比的瓶颈。

2)对于直接划分算法，算法的复杂度和机器时间随问题规模超线性增长。随着仿真电路的规模日益增大，划分算法本身消耗时间将迅速增长，影响整个并行计算完成的效率。

对于逐层划分算法，其分层策略主要由对应的数学算法决定。对于结构复杂、差异较大的IC设计，分层划分的质量可能出现很大的波动。

发明内容

本发明的目的是设计一种针对超大规模集成电路多部划分问题的快速方法，对于并行仿真等实际应用中的多部电路划分问题，提高划分的速度，保证划分的解质量。

为了实现上述目的，本发明采用如下技术方案：

一种基于直流通路模块DCCB和强联通分量SCC的快速超大规模集成电路划分方法，其特征在于，所述方法是一种基于电路物理结构和功能特征的决定性、线性时间复杂度的方法，在PC机上vc++6.0软件开发平台下实现它的步骤如下：

步骤1，读入待划分电路信息，建立各类数据相对应存储结构，生成电路原始图G₀：节点集合存储电路结点信息，边集合存储电路元器件信息；