[发明专利]一种无线局域网卡芯片的时钟管理方法

说明书

技术领域

本发明涉及无线局域网领域，对无线局域网卡芯片内部时钟进行管理，是网卡低功耗设计最重要的技术之一。

背景技术

由于无线局域网的接入设备具有携带方便、供电有限的工作特点，这就要求这些接入设备的无线网卡芯片具有耗电低的工作特性。因此，无线网卡芯片低功耗设计方法是各个无线局域网卡芯片设计厂家必须面对的共同课题。其中无线网卡中时钟管理是降低动态功耗的主要手段之一。

发明内容

本发明提供了一种无线局域网卡芯片的时钟管理方法，以期对整个芯片内部的时钟进行管理和调度，从而降低芯片功耗。

在时钟管理的设计中，主要采用了门控策略来控制时钟的正常运行和关断。通过系统寄存器配置门控可以直接关闭所有时钟，也可以让部分或全部电路的门控起作用，控制非常灵活。其中基带接收电路的时钟管理更为灵活，通过寄存器配置可以实现高、中、低三种程度的节能。

在时钟管理模块中，内部通过2个PLL生成不同时钟域的时钟，在时钟最终输出时，采用门控电路进行控制，当相应的电路需要工作时，门控时钟打开，当相应电路不需要工作时，门控时钟关闭，从而使不需要工作的电路停止无谓的翻转，降低其动态功耗。

为了测试需要，所有输出时钟在测试模式下，都由测试时钟接管，从而控制全局电路。

附图说明

图1是时钟模块clkg的时钟整体分布图。

图2是时钟模块clkg的内部时钟结构图。

具体实施方式

以下结合附图，具体说明本发明。

图1是时钟模块clkg生成的时钟在整个电路中的分布图，其中带阴影的模块为模拟电路模块。

输入clkg模块的时钟有四个：dft_clk、clk_in_40、EXTTAP_Tck、clk_usb_phy。其中dft_clk只用来做测试用，在测试模式下，clkg模块所有的输出时钟都为该时钟；clk_usb_phy为USB-PHY模块输出的时钟，该时钟通过clkg模块控制，然后输出给usb controller模块usb-function；EXTTAP_Tck为jtag测试电路的输入时钟，该时钟通过clkg模块控制后，输出给jtag电路；clk_in_40为系统的主时钟，该时钟为clkg内部两个PLL提供输入时钟，同时还为芯片时钟域电路提供时钟。

clkg模块输出的时钟都是经过控制的时钟：clk_12m时钟为PLL生成的时钟分频后提供给USB-PHY；sec_inter_clk、ccmp_wpi_clk、tkip_wep_clk三个时钟为提供给芯片安全模块的受控时钟；clk_60m、phy_clk_pad_i提供给usb controller模块usb-function；clk_40m_tx_11a、clk_20m_tx_11a、clk_40m_rx_11a、clk_20m_rx_11a、clk_44m_tx_11b、clk_44m_rx_11b、clk_44m、clk_fft是提供给基带的可控时钟；clk_40m为长开时钟，即不受门控影响，芯片工作时，该时钟一直处于翻转状态，该时钟为usb-function模块、Maclle模块、8051模块、基带模块提供时钟；clk_dac时钟和clk_adc时钟主要为AFE(AD/DA)模块提供时钟；

图1中输出时钟只有clk_44m、clk_40m、clk_20m、clk_60m、phy_clk_pad_i、clk_12m以及送给jtag电路的时钟不受时钟门控的管理，当电路开始工作，这些时钟就一直翻转，其它时钟都是在时钟门控的管理下，根据工作情况翻转或静止。

图2是clkg模块内部的详细结构图，40MHZ的时钟clk_in_40为系统的主体时钟，不仅是两个PLL的输入，也作为系统时钟域源时钟。clk_in_40时钟主要为以下时钟提供源时钟：

clk_40m

clk_40m_tx_11a、clk_40m_rx_11a

sec_inter_clk、ccmp_wpi_clk、tkip_wep_clk

其中clk_40m不受门控限制，直接提供给时钟域常开电路，其他时钟都由门控电路控制其是否需要工作。例如clk_40m_tx_11a和clk_40m_rx_11a，在芯片处于发送状态下，发送通路的时钟clk_40m_tx_11a需要工作，则门控电路开启，让时钟输出，而接收通路clk_40m_rx_11a不需要工作，则门控电路关闭，不需要时钟输出。