[发明专利]基于链表的交换网络中队列缓冲管理方法有效

专利信息
申请号: 200910084278.0 申请日: 2009-05-20
公开(公告)号: CN101594299A 公开(公告)日: 2009-12-02
发明(设计)人: 林栋;刘斌 申请(专利权)人: 清华大学
主分类号: H04L12/56 分类号: H04L12/56;G06F17/30
代理公司: 北京众合诚成知识产权代理有限公司 代理人: 朱 琨
地址: 100084北*** 国省代码: 北京;11
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摘要:
搜索关键词: 基于 交换 网络 队列 缓冲 管理 方法
【说明书】:

技术领域

队列管理是计算机网络应用(如路由器,交换机和防火墙等核心设备中)的关键技术之一。队列管理的任务是通过相应的体系结构、根据数据包相应的标识信息,实现对数据包的分队列存储与输出,它属于计算机网络技术领域。

背景技术

随着英特网的进一步发展,新的网络业务不断涌现。包括语音服务、虚拟专用网络在内的多种网络业务对网络服务质量提出了更高的要求。由于网络流量的突发特性,采用带宽的过度预留已经不能有效保证网络的服务质量。与此同时,网络服务提供商也希望通过提供有差别的服务来增加收入。

通过对不同的网络业务执行相应的优先级服务可以实现较好的网络服务质量。而为了实现优先级服务,就必须实现对数据包的队列管理,具体又分为排队存储和调度输出。排队存储的主要任务是把输入的数据包根据对应标识(如流号)、区分队列分别存储,并在每个队列内根据数据包到达的先后顺序维护FIFO(First In First Out,FIFO)结构。而调度输出则是根据调度算法得出的服务次序、将指定队列队首的数据包送出,并更新相应队列状态。

随着网络链路传输速率的快速提高,通过软件方式实现的队列管理已经不能满足要求,而通过硬件实现的队列管理芯片凭借其巨大的性能优势逐渐占据高端应用领域。通过设计相应的硬件芯片,配合采用动态随机存储器(DynamicRandom Access Memory,DRAM)、静态随机存储器(Static Random AccessMemory,SRAM)等外存芯片可以实现高速而又廉价的队列管理系统。这个过程中需要解决的问题是:外存芯片只能根据对应的物理地址实现相应的数据读写操作。如何组织相应的数据结构,在外存所提供的线性存储空间中实现多队列结构是队列管理的重要问题之一。这个问题还涉及到外存延迟、存储开销等多方面内容。

下面针对上述问题的一般解决方法进行相应说明。

首先是外存芯片的规格化。为了尽可能地简化硬件操作、实现外存存储与带宽的最大化利用,在外存芯片(尤其是DRAM)的使用中,通常将多个存储单元视为一个大的存储单元进行集中使用。这种方式可以较好地解决外存芯片使用中的一些问题(如Bank Conflict,DRAM刷新等),但是也因此引入了额外的开销。由于存储空间划分的粒度加大,当数据读写操作粒度相对较小时,仍然需要对整个大存储单元进行完整操作。在均衡多方面因素后,一般认为把DRAM的存储单元按照64字节或者128字节为单位进行使用效果最好。详细原因在此略过。

通过外存芯片的规格化,外存芯片所包含的存储空间可视为一连串独立的大存储单元。链式空间管理可以实现对这些存储单元较好的管理。其基本思想是利用一个或者多个大存储单元构造链表单元,每个链表单元又存储相应控制信息(如链表指针等),通过串联多个链表单元实现队列,同时在硬件芯片内部存储对应队列的头尾指针(头尾链表单元对应的外存地址)。这种方式只要额外维护队列的头尾指针信息、存储压力较小,因而被广泛采用。但是在具体的实现细节上却各有不同,效率上也有很大差别。重点体现在链表的存储效率和链表操作的效率两个方面。

之前提到过每个大存储单元因数据操作的粒度存在利用率问题,链表的存储效率则是指在实际数据操作中有效数据所占的比例。例如,设每个大存储单元为64字节,在某次数据操作中,只有60字节被用于构造链表,而链表单元内部又额外存储了16字节的控制信息(如下一跳指针、当前链表单元的有效长度、数据包的分段信息等)。于是,实际链表的存储效率只有(44/64)。

而链表的操作效率则是指在某段时间内、对外存的实际数据操作所占时间的比例。由于存在外存延迟,链表操作很难连续。例如:在读取某一队列队首链表单元时,要先获取其对应队首链表单元地址,然后读取对应地址的外存存储单元,又经过若干周期后才获得读出数据,送出数据并等待下次操作请求。这个过程中,只有“获得读出数据”这一环节实际占用了外存芯片,于是相应的链表操作效率就很低了。

如何提高上述两种效率是队列管理的重要研究方向。

针对传统方法存在的多种问题,本专利申请的技术方法的先进性和新颖性体现在:利用调度输出过程以数据包为单位这个特点,压缩存储链表单元中的控制信息,提高了链表单元的存储效率;同时通过SRAM和DRAM构造了数据与控制分离的链表单元结构,设计流水线实现多个链表单元的并发处理,提高了链表的操作效率。它开销小、扩展性好。

发明内容

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