[发明专利]基于FPGA的UWB雷达信号模拟器及UWB雷达信号产生方法

权利要求书

1.一种基于FPGA的UWB雷达信号模拟器，该信号模拟器主要包括： PC104接口模块、RAM模块、FPGA模块和高速DAC模块；

PC104接口模块：提供一个PC104的主机接口，完成与PC104形式的主机 通过PCI协议完成数据传输；PC104接口模块采用PCI9054芯片，PCI9054采 用了PLX公司先进的数据流水线架构，支持三种操作模式，M模式，C模式， J模式，其中J模式是本地总线的数据线与地址线复用模式，也是本文设计中 所采用的模式；

RAM模块：采用6片32位宽的ZBT-SRAM作为数据缓存，实现100％的 总线利用率，最高工作频率为200MHz；每个控制器的最高数据带宽为 12*1600Mbps，满足当前大多数采样率DAC的数据率要求；

FPGA模块：FPGA采用Xilinx公司推出的Virtex-4系列产品XC4VLX40； 该FPGA内部具有丰富的资源，包括8个数字时钟管理器、288Kbits的分布 RAM、64×16kByte的Block RAM、64个XtremeDSP单元、640个可配置I/O 引脚；FPGA完成控制逻辑，包括：PCI接口控制模块、RAM控制模块、高速 DAC控制模块、雷达波形控制模块；

高速DAC模块：DAC芯片选择ADI公司的AD9736；AD9736的转换速 率为1.2Gsps、位宽14bits，数据输入电平采用低电压差分信号电平——LVDS， 既提供了足够高的资料变换速率，又降低了系统的功耗；

上述各模块之间通过FPGA模块内部的控制模块实现彼此间的连接，其中 PC104接口控制模块完成FPGA模块与PC104接口模块的对接，控制上位机产 生的数据由PC104接口模块传输到FPGA模块内部；RAM控制模块完成FPGA 模块与RAM模块的对接，实现了数据在FPGA与ZBT-SRAM之间的传输；高 速DAC控制模块完成FPGA模块与高速DAC模块的对接，控制高速DAC模 块产生各种雷达波形；

其中，所述的RAM模块中的6片32位宽的ZBT-SRAM作为数据缓存， 每3个存储器一组，由两个独立的控制器控制，两组既可乒乓工作，也可同时 工作；

其中，根据基于FPGA的UWB雷达信号模拟器信号的产生方法，其特征 在于：该方法具体为：

(1)、波形数据的产生

UWB雷达信号模拟器是基于直接数字波形合成法，其中波形数据的产生 由上位机PC104完成；上位机PC104主要完成各种输出波形的设置，并通过内 部软件产生输出波形的采样数据；

(2)、波形数据的传递

UWB雷达信号模拟器提供一个PC104接口用来实现波形数据在上位机 PC104和FPGA之间的传输，其中波形数据在二者之间的传输时序及传输模式 由PC104接口模块控制实现；

(3)、波形数据的存储

FPGA接收来自上位机PC104的采样数据后首先要将采样数据进行存储， 采用6片32位宽的ZBT-SRAM存储波形数据，实现100％的总线利用率；每3 个存储器一组，由两个独立的控制器控制，两组既可乒乓工作，也可同时工作； 整个数据的存储过程由FPGA模块和RAM模块共同控制实现；

(4)、波形数据的转换

ZBT-SRAM中存储的波形数据最终需要通过数模转换以模拟信号的形式 输出，从而得到实际需求的雷达信号；FPGA模块控制RAM模块按顺序访问 ZBT-SRAM以读取其中存储的波形数据，然后将读取的波形数据依次传递给高 速DAC模块，最后由FPGA模块控制高速DAC模块完成各种雷达波形的产生；

其中，DAC的控制、数据存储、传输方法直接决定着性能指标，其数据通 路及控制方法包括PCI、SRAM和DAC三个数据接口，三者的数据宽度和数据 传输速率不尽相同；利用两个输入输出宽度不同的FIFO完成三者之间的数据 传输；PC104与SRAM之间的FIFO——称为写数据FIFO，输入32bits输出 96bits，分别对应于PCI32bits、3个SRAM共96bits，PCI输入数据的时钟为 33MHz，输出到SRAM数据的时钟为200MHz；SRAM与DAC之间的FIFO- -称为读数据FIFO，输入96bits输出14bits，分别对应于3个SRAM共96bits、 DAC14bits，SRAM输入数据的时钟为200MHz，输出到DAC数据的时钟为 1.2GHz；

写数据FIFO输入数据率为33MHz*32bits＝132MBPS，输出的数据率为 200MHz*96bits＝2.4GBPS，输入数据率小于输出数据率，输入输出数据率之比 为5.5％；产生PD雷达信号，需要传输的为脉内信号，对于占空比小于5.5％ 的PD雷达经PC104实时传输；

与写数据FIFO不同，读数据FIFO是连接SRAM和DAC之间的数据通道， 该FIFO的输入输出数据率必须严格匹配，以满足DAC数据输出的要求；读数 据FIFO输入数据率为200MHz*96bits＝2.4GBPS，输出的数据率为1.2GHz* 14bits＝2.1GBPS，输入数据率大于输出数据率，满足DAC高速输出的要求；

系统初始化时，用户生成的脉内波形数据通过32bits的PCI总线接口，传 输到SRAM控制模块的输入FIFO中；SRAM的控制模块将输入FIFO中的数 据分别送到3个32bits的SRAM中；当模拟信号产生到脉内信号时，SRAM控 制模块以200MHz的速度读取3个SRAM共3*32bits的数据，并将数据通过控 制模块中的DAC输出FIFO传输给DAC；FPGA以1.2GHz的速度将14bits宽 的数据输入到DAC；DAC芯片输出后经过重构滤波器等转换为模拟信号。