[发明专利]一种现场可编程门阵列器件中使用的互连线测试电路

说明书

技术领域

本发明涉及一种互连线测试技术，特别地，涉及一种现场可编程门阵列器件中使用的互连线电路。

背景技术

现场可编程门阵列(Field Programable Gate Array，FPGA)采用的是逻辑单元阵列(Logic Cell Array，LCA)组成，其内部包括可配置逻辑模块(Configurable Logic Block，CLB)、输出输入模块(InputOutput Block，IOB)和内部连线(Interconnect，IR)三个部分；IOB可提供FPGA内部逻辑和封装管脚之间的连接接口，CLB可用于实现FPGA芯片的逻辑和时序存储功能，IR则用于实现FPGA芯片中CLB、IOB之间的信号通讯。

在二维CLB阵列中存在诸如查找表(Look Up Table，LUT)以及寄存器等可配置逻辑和时序资源，实现逻辑设计和时序设计功能；在FPGA中每一个CLB对应一个开关矩阵(Switch Matrix，SM)，且SM的上下左右四边的点之间由许多可编程互连点(ProgrammableInterconnect Point，PIP)相连，SM之间则由一些互连线段(LineSegment，LS)相互连接。SM和LS共同构成了FPGA的互连资源，通过对PIP进行编程(配置)，可实现不同的互连功能。

现有技术中的FPGA器件通常采用单向驱动的PIP结构，如图1所示，一个SRAM配置单元与一个传输管101加上缓冲逻辑102用以保证互连线的驱动能力，即现有的单向PIP是在配置单元和传输管之外增加了图1中所示的缓冲逻辑102，才提高了驱动能力。

由于FPGA器件的SM201中存在着由互连线段202连接方向相反的单向驱动PIP203，如图2所示，在水平方向上，SM201中既存在自左向右的单向驱动PIP203，同时也存在自右向左的单向驱动PIP203。

然而，在对FPGA器件中的互连资源进行测试时，通常需要构建一些被测互连线(Wire Under Test，WUT)覆盖所有的LS和PIP。在现有的FPGA器件互连资源测试方法中，均需要在测试配置中分别导通SM中的水平、垂直、斜向的开关，形成覆盖水平、垂直、斜向互连资源的被测互连线，然后再通过外加测试激励或者利用FPGA器件中的CLB构建内建自测试(Built In Self-Test，BIST)电路对被测互连线进行测试，以检测互连资源中的故障。

上述测试中采用的是单向驱动PIP的FPGA器件，出现的问题就是在制造测试FPGA器件时配置形成两组方向相反、位宽相同的互连线。如图3所示，设定在SM中分别有三个驱动方向自左向右的PIP和三个驱动方向自右向左的PIP，那么在测试时就会配置形成一组位宽为三、自左向右和一组位宽为三、自右向左的被测互连线；另一方面，对于采用了单向驱动PIP的FPGA器件，在利用该器件实现某些设计功能时，同样可能形成如图5所示的两组方向相反，位宽相同的互连线。

随着FPGA测试技术的发展，对FPGA测试时配置形成的多位互连线，出现了另外两种测试方法，一种是采用直接通过FPGA器件的外部管脚加载测试激励的方法，该方法的缺点就是若FPGA器件规模的增大，外部管脚数目的增长远远跟不上FPGA器件中互连资源数目的增多；因此，采用直接外加测试激励的方法并不适用于在对现有大规模FPGA器件中的互连资源测试时所形成的互连线。