[发明专利]适应九管存储单元读写功能的行选择器

说明书

技术领域

本发明涉及一种适应九管存储单元读写功能的行选择器，属于数字电子领域。

背景技术

现有存储器一般以传统的六管结构作为其存储单元(如图1)，六管存储单元具有速度快，面积小等诸多优点。但是其单元结构中数据节点通过门控管(N3，N4)直接与位线WL相连，在读周期中由于反相器和门控管的分压使数据节点中存储的数据更易受到外界噪声的影响，这导致了其读稳定性和噪声容限的下降，而为了满足一定读稳定性的要求，就要求其交叉耦合反相器中的下拉晶体管(N1，N2)的尺寸要相应的加大，这就导致了静态功耗的增加。

九管存储单元的结构(如图2)能够提高存储单元的读稳定性和降低功耗，克服六管存储单元存在的缺点。在读周期中，不失一般性的假设Node1中存储了数据“1”，BL被预充至高电平，WR信号保持在低电平，RD提升至高电平开始读取。此时N5、N7开启，BL通过N5、N7放电，此过程中数据节点Node1与位线完全隔离，使其读稳定性大为提高。由于其读稳定性大为提高，则九管存储单元的晶体管的尺寸可以最小化而不用为读稳定性考虑，这就降低了功耗。

对于传统的六管存储单元，读写过程中只有位线WL一个信号控制，读写周期中WL均为高电平。因此译码线可直接与位线WL相连以达到选择当前行的目的。而在改进的九管存储单元中，用到了WR和RD两个信号。在写周期中，WR信号为高，RD信号为低，在读周期中，WR信号为低，RD信号为高。这使得译码线无法直接控制选择需要被读写的行。

发明内容

本发明的目的是解决九管存储单元无法通过译码线直接控制选择需要被读写的行的问题，提供了一种适应九管存储单元读写功能的行选择器。

本发明包括三输入与门、二输入与门和非门，三输入与门的第一输入端为写控制信号输入端，三输入与门的第三输入端为非门端，三输入与门的输出端为行选择写使能信号输出端；三输入与门的第二输入端和二输入与门的第一输入端为行地址信号输入端，二输入与门的第二输入端和非门的输入端为读控制信号输入端，非门的输出端和三输入与门的非门端相连，二输入与门的输出端为行选择读使能信号输出端。

本发明的优点：本发明提出一种行选择器结构。其输入端分别接收读写控制信号和由译码线输出的行地址信号，其输出端分别与WR线、RD线相连。通过地址信号的译码结果和读写控制信号来选择当前需要进行读写的行，并正确的进行读写操作。

附图说明

图1是六管存储单元结构示意图，图2是九管存储单元结构示意图，图3是本发明行选择器的结构示意图，图4是本发明所述行选择器的具体电路图，图5是应用本发明方法的九管存储单元的效果仿真图。

具体实施方式

具体实施方式一：下面结合图3至图5说明本实施方式，本实施方式包括三输入与门1、二输入与门2和非门3，三输入与门1的第一输入端为写控制信号输入端，三输入与门1的第三输入端为非门端，三输入与门1的输出端为行选择写使能信号输出端；三输入与门1的第二输入端和二输入与门2的第一输入端为行地址信号输入端，二输入与门2的第二输入端和非门3的输入端为读控制信号输入端，非门3的输出端和三输入与门1的非门端相连，二输入与门2的输出端为行选择读使能信号输出端。

参见图3所示本发明的结构，行地址信号输入端接入的信号为行地址信号Row，是译码器的结果，如当前行的译码结果为高电平，则行地址信号Row为高电平，即当前行为有效行，代表该行被选中；写控制信号输入端接入的信号为写控制信号Write，高电平时有效；读控制信号输入端接入的信号为读控制信号Read，高电平时有效；如果要对该行进行写操作，则让写控制信号Write置高电平，读控制信号Read置低电平；如果要对该行进行读操作，则让读控制信号Read置高电平，写控制信号Write置低电平；选择写使能信号输出端接九管存储单元的WR线接，高电平时有效，行选择读使能信号输出端接九管存储单元的RD线高电平时有效，WR高、RD低代表对当前选中行进行写操作，WR低、RD高代表对当前选中行进行读操作。

下面结合一个具体的实施例说明其工作原理，用九管存储单元构成的存储器中包括有m行九管存储单元，m为自然数，每行都接有本发明所述的行选择器，每行的地址由译码器的结果确定，本发明所述行选择器中行地址信号Row接译码器的结果，如当前行的译码结果为高电平，即当前行为有效行，代表该行被选中，对该行进行读写操作。

对选中行进行写操作的分析，三输入与门1的三个输入端分别为：

第一输入端(写控制信号输入端)、写控制信号Write高电平；