[发明专利]基于选择路径的相位因子结合电路

权利要求书

1.基于选择路径的相位因子结合电路，其特征是它包括时钟单元(1)、 状态机(2)、四个乘法器、四个累加器和四个选择器；基于选择路径的相位因 子结合电路的信号输入端与IFFT电路的信号输出端连接；

待处理数据分别通过第一个路径、第二个路径、第三个路径和第四个路径 同时与四路相位因子通过四个乘法器相乘，然后所述四个乘法器分别输出信号 给四个选择器，所述四个选择器分别输出信号给四个累加器；所述待处理数据 为所述IFFT电路输出数据序列中第一组数据为：x₉₆、x₃₂、x₆₄、x₀时，所述的 基于选择路径的相位因子结合电路的工作过程为：

在第1个时钟周期时，待处理数据x₀分别通过第一个路径、第二个路径、第 三个路径和第四个路径同时与四路相位因子通过四个乘法器 相乘，获得的四个数据分别为

同时状态机(2)输出的四个控制信号分别为：00、01、10、11，第一个 选择器根据输入的控制信号00将数据移入到第一个累加器中，第二个选择 器根据输入的控制信号01将数据移入到第二个累加器中，第三个选择器根 据输入的控制信号10将数据移入到第三个累加器中，第四个选择器根据输 入的控制信号11将数据移入到第四个累加器中；

此时第一个累加器、第二个累加器、第三个累加器和第四个累加器中的数 据分别为

在第2个时钟周期，待处理数据x₆₄分别通过第一个路径、第二个路径、第 三个路径和第四个路径同时与四路相位因子通过四个乘法器 相乘，获得的四个数据分别为

同时状态机(2)输出的四个控制信号分别为：10、11、00、01，第一个 选择器根据输入的控制信号10将数据移入到第三个累加器中，第二个选 择器根据输入的控制信号11将数据移入到第四个累加器中，第三个选择器 根据输入的控制信号00将数据移入到第一个累加器中，第四个选择器根 据输入的控制信号01将数据移入到第二个累加器中；

此时第一个累加器、第二个累加器、第三个累加器和第四个累加器中的数 据分别为

在第3个时钟周期，待处理数据x₃₂分别通过第一个路径、第二个路径、第 三个路径和第四个路径同时与四路相位因子通过四个乘法器 相乘，获得的四个数据分别为此时状态机(2)输 出的四个控制信号分别为：01、10、11、00，第一个选择器根据输入的控制 信号01将数据移入到第二个累加器中，第二个选择器根据输入的控制信 号10将数据移入到第三个累加器中，第三个选择器根据输入的控制信号11 将数据移入到第四个累加器中，第四个选择器根据输入的控制信号00将 数据移入到第一个累加器中；

此时第一个累加器、第二个累加器、第三个累加器和第四个累加器中的数 据分别为：

在第4个时钟周期，待处理数据x₉₆分别通过第一个路径、第二个路径、第 三个路径和第四个路径同时与四路相位因子通过四个乘法器 相乘，获得的四个数据分别为

同时状态机(2)输出的四个控制信号分别为：11、00、01、10，第一个 选择器根据输入的控制信号11将数据移入到第四个累加器中，第二个选择 器根据输入的控制信号00将数据移入到第一个累加器中，第三个选择器 根据输入的控制信号01将数据移入到第二个累加器中，第四个选择器根 据输入的控制信号10将数据移入到第三个累加器中；

此时第一个累加器、第二个累加器、第三个累加器和第四个累加器中的数 据分别为：

此时得到第一批信号点

其中x0m=d0mx0+d1mx96+d2mx64+d3mx32;]]>x32m=d0mx32+d1mx0+d2mx96+d3mx64;]]>x64m=d0mx64+d1mx32+d2mx0+d3mx96;]]>x96m=d0mx96+d1mx64+d2mx32+d3mx0;]]>

时钟单元(1)输出时钟信号给状态机(2)，所述状态机(2)输出四个控 制信号分别给四个选择器；

在各时钟周期Clock，状态机(2)输出的四个控制信号为：

n为整数，且n≥0；

当第i个选择器的控制信号Ctr_i为00时，第i个选择器将其输入的信号 输出给第一个累加器；

当第i个选择器的控制信号Ctr_i为01时，第i个选择器将其输入的信号 输出给第二个累加器；

当第i个选择器的控制信号Ctr_i为10时，第i个选择器将其输入的信号 输出给第三个累加器；

当第i个选择器的控制信号Ctr_i为11时，第i个选择器将其输入的信号 输出给第四个累加器；

所述i的值为1、2、3、4。

2.根据权利要求1所述的基于选择路径的相位因子结合电路，其特征在 于，第i个累加器ADDi由加法器adderi和寄存器Ri组成，所述加法器adderi 将输入信号与累加器寄存器Ri的输出信号相加之后再输出给累加器寄存器 Ri。