[发明专利]测试结构及测试半导体衬底的方法

说明书

技术领域

本发明涉及集成电路及用于半导体器件制造的对集成电路的处理。具体来说，本发明提供了一种测试互连结构的方法和系统。更具体地，本发明提供了一种测试铜互连结构的多个电属性的方法和装置。然而，应认识到本发明具有宽泛得多的应用范围。

背景技术

集成电路已经从制造于单个硅芯片上的屈指可数的互连器件发展到上百万的器件。常规集成电路所提供的性能和复杂度已远远超出最初的想象。为了提高复杂度和电路密度(即能够封装于给定芯片面积中的器件的数量)，最小的器件特征尺寸(也称为器件“几何尺寸”)已随着每代集成电路而变得越来越小。

增加电路密度不仅提高了集成电路的复杂度和性能，还为消费者提供了更低的成本。一个集成电路或芯片制造设施可能会花费数亿甚至数十亿美元。每个制造设施具有一定的晶圆吞吐量，而每个晶圆上具有一定数量的集成电路。因此，通过将集成电路的各器件制造得更小，可以在每个晶圆上制造更多的器件，从而提高制造设施的产量。由于集成电路制造中所使用的每个工艺均具有限度，因此，将器件制造得更小是非常有挑战性的。换言之，给定的工艺通常仅降低到一定的特征尺寸，然后则需要改变该工艺或者器件布局。另外，由于器件需要越来越快的设计，包括测试局限的工艺存在于某些常规工艺和用于晶圆可靠性的测试过程。

仅仅作为一个示例，在铝金属层被用于第一代集成电路器件期间，铝金属层一直是所选择用于半导体器件的材料。选择铝是由于它提供了良好的导电性并且与半导体材料一起附于电介质材料。最近，铝金属层已部分地被铜互连所替代。铜互连已与低介电常数k的电介质材料一起使用以形成先进的常规半导体器件。与铝相比，铜具有改善的电阻值，使得信号高速传播通过铜互连。

由于器件越来越小且对于集成度的需求越来越高，铜和低k电介质材料的局限包括不期望的Cu或其他导电材料向集成电路的其他部分中的迁移。因此，具有传导特征的铜通常被包围在诸如氮化硅(SiN)等的阻挡材料内，所述阻挡材料阻止铜的扩散。

SiN罩(SiN Cap)及经CMP后的铜表面处的Cu位错是影响铜后端可靠性故障以及电故障的元凶机制之一。这种故障的一个例子是由于HTOL应力而引起的两个或更多个金属线的局部桥接。

由电迁移引发的Cu位错的示例包括铜的群迁移、颗粒生长过程中的空穴形成和颗粒边界重组。控制Cu位错是改善由于这种相关故障模式而导致的可靠性和产出问题的一个关键方案。

图1A示出了铜金属层2的简化截面图，该铜金属层2形成于电介质4内且通过覆盖的氮化硅阻挡层6来密封。图1A示出了铜中诸如小丘8和空穴10等表面状况的存在会导致覆盖的SiN阻挡层的厚度不均匀和钝化。这样，当含铜结构暴露于电荷流时，沿着铜的颗粒边界的应力释放会造成不期望的迁移，从而破坏SiN阻挡。

图1B是电子显微图，示出了由于铜位错而导致的应力后的金属的截面图。图1B示出了在没有铜位错控制的情况下制造的有电应力的金属线，其中可以看到沟槽外的大的铜迁移。这种迁移会导致电短路并毁坏晶片的功能。应避免图1A所示的器件的突然和灾难性的故障。因此，工程师已研制了用于对预计在施加了电位差的器件中会发生的迁移量进行估计的测试。这些测试包括在芯片表面上向测试结构施加电压。这些测试结构并不是打算用于在芯片的实际工作中运行的，其存在仅仅是为了使得能够施加电压以对预计会发生的不期望的迁移量进行评估。

常规上，除了用于其他测试目的，诸如识别绝对电压击穿(V_bd)或依赖于时间的电介质击穿(TDDB)等，需要单独的测试结构来识别电迁移。这样的多个常规测试结构占据了芯片上的宝贵面积，这些面积如果被分配给有源器件会更有利。

鉴于此，可以看出，需要用于测试半导体器件的改善的技术和结构。

发明内容

根据本发明的测试结构的一个实施例包括金属化层的一对互相交叉的梳状部分，所述金属化层存在于形成在多晶硅加热器元件上的间层电介质(ILD)的凹陷中。所述金属化层的第三部分包括插入所述梳状部分之间的蛇形金属线。在各金属化部分的各个节点处的强制电压(force voltage)的施加以及读出电压(sense voltage)的检测使得能够识别以下各项：(1)各金属化部分中金属的电迁移；(2)金属从一个金属化部分伸出以接触到另一金属化部分；(3)ILD的依赖于时间的电介质击穿(TDDB)及击穿电压(V_bd)；(4)移动离子对各金属化部分的污染；及(5)ILD的介电常数k值和k值的漂移。可向多晶硅加热器施加偏置电压，以实现测试期间的温度控制。