[发明专利]高速处理器芯片仿真器

说明书

技术领域

本发明涉及集成电路芯片仿真器领域，特别是涉及一种高速处理器芯片仿真器。

背景技术

处理器芯片(即产品芯片)内有用户开发的用户程序，在用户程序的编写和调试中，所使用的工具一般是处理器芯片仿真器。处理器芯片仿真器内使用替代处理器芯片的仿真芯片。仿真芯片除了能模拟处理器芯片的工作行为外，还提供了仿真调试功能。现有的处理器芯片仿真器通常用SRAM器件实现用户程序存储器并放置于仿真芯片外，而处理器芯片采用EEPROM、FLASH等作为用户程序存储器，并且用户程序存储器基本都是放置于处理器芯片内。

SRAM器件的读写寿命要远长于EEPROM、FLASH等非易失性存储器，读写速度更快、读写操作也更方便，方便用户程序的下载和观察，延长仿真芯片的使用寿命，有利于实现仅存储器容量不同的系列处理器芯片使用同一处理器芯片仿真器。处理器芯片仿真器内用户程序存储器和仿真芯片连接在数据/地址总线上，仿真芯片工作时通过数据/地址总线读取和执行用户程序存储器内的用户程序。处理器芯片仿真器内用于用户程序下载、观察的模块也连接在所述的数据/地址总线上。在仿真芯片不执行用户程序时，处理器芯片仿真器通过该用于用户程序下载、观察的模块下载和观察用户程序。

随着处理器芯片工作速度的不断提高，采用上述架构实现的处理器芯片仿真器，仿真芯片工作时通过数据/地址总线读取和执行用户程序的速度也越来越快，数据/地址总线的性能直接影响和限制仿真芯片执行用户程序的速度。

由于用于用户程序下载、观察的模块也连接在数据/地址总线上，与仅有仿真芯片和用户程序存储器连接在数据/地址总线上的结构相比，在物理性能方面降低了仿真芯片读取和执行用户程序的速度，这一影响在高速处理器芯片仿真器中尤为突出。

如果改变现有处理器芯片仿真器结构，把用户程序存储器放到仿真芯片内，虽然可以保证仿真芯片读取和执行用户程序的速度，但却不利于处理器芯片仿真器的通用性、用户程序的下载和观察，以及仿真芯片的使用寿命。

发明内容

本发明要解决的技术问题是提供一种高速处理器芯片仿真器，既能保证仿真芯片读取和执行用户程序达到极高的速度，又不影响仿真器的通用性和仿真芯片的使用寿命。

为解决上述技术问题，本发明的高速处理器芯片仿真器，包括：连接在数据/地址总线上的仿真芯片和用户程序存储器，通过用户程序下载和读取通道与所述仿真芯片连接的仿真控制模块；所述仿真芯片包括高速处理器芯片的处理器核和调试模块；

用户仿真调试用户程序时，所述调试模块停止工作，处理器核通过数据/地址总线读取并执行用户程序存储器中的用户程序；

用户停止仿真调试用户程序时，所述处理器核停止工作，调试模块通过数据/地址总线，用户程序下载和读取通道，分别与用户程序存储器和仿真控制模块相连接。

采用本发明的高速处理器芯片仿真器，从结构上保证仿真芯片执行用户程序时，读取和执行用户程序所经的路径尽可能的短且没有分叉，达到极高的读取和执行速度。同时，保持了用户程序存储器外挂的结构，保证了高速处理器芯片仿真器的通用性和仿真芯片的使用寿命。不执行用户程序时，高速处理器芯片仿真器仍旧能方便地下载和观察用户程序；既方便了用户通过高速处理器芯片仿真器调试用户程序，又保证了仿真芯片读取和执行用户程序达到与产品芯片基本一致的速度，有利于真实地调试和检验用户程序。

附图说明

下面结合附图和具体实施方式对本发明作进一步详细的说明：

附图是本发明的高速处理器芯片仿真器的结构示意图。

具体实施方式

如图所示，本发明的高速处理器芯片仿真器1包括仿真芯片2、用户程序存储器6、仿真控制模块5。仿真芯片2包括高速处理器芯片的处理器核4和调试模块3。仿真芯片2与存储器6之间有标准的数据/地址总线8，该数据/地址总线8在物理布线上是没有分叉的，线长也可以尽可能做的短，最大限度地接近高速处理器芯片中处理器核直接连接用户程序存储器的状态；同时，在用户程序存储器6外挂的结构下，最大限度地提高仿真芯片2读取和执行用户程序存储器6中用户程序的速度。仿真芯片2与仿真控制模块5之间有用户程序下载和读取通道7。