[发明专利]一种降低寄生电容的键合焊盘及其制备方法

说明书

技术领域

本发明涉及半导体制造技术领域，具体涉及一种降低寄生电容的键合焊盘及其制备方法。

背景技术

在半导体制造技术领域中，通过键合焊盘(Bond-Pad)完成内部电路与外部信号间的电学连接。如果焊盘金属层只是附在电介质上，受到来自键合线的外部压力和拉力，焊盘金属层就有可能产生剥离(peeling-off)现象。为了避免这种剥离现象的发生，必须用连接焊盘金属层和衬底之间的接触(Contact)拴住焊盘金属层，因此衬底和焊盘金属层有电学连接。

键合焊盘的半导体衬底和半导体掺杂阱区之间存在结电容，由于键合焊盘的面积相对较大，该电容相应较大，又因为衬底和焊盘金属层有电学连接，该电容将影响芯片的运行速度和频率特性等性能，而随着芯片的特征尺寸不断变小，芯片的速度越来越快，对寄生电容要求越来越高，尤其是在混合信号和射频工艺中，要求键合焊盘的寄生电容尽可能的小。因此，需要一种键合焊盘，可以降低寄生电容且增加的制造成本很小。

图1所示为现有技术的防止剥离现象的键合焊盘结构截面示意图。定义垂直于半导体衬底上表层的方向为Z方向，平行于半导体衬底上表层的平面为XY平面。键合焊盘包括形成于半导体衬底20之上的第一半导体掺杂阱区21和在第一半导体掺杂阱区21中构图形成的第一半导体高掺杂区22，以及形成于互连金属层之中的焊盘金属层30；第一半导体高掺杂区22在XY平面的面积小于第一半导体掺杂阱区21在XY平面的面积；第一半导体掺杂阱区21和半导体衬底20之间形成寄生电容23；，焊盘金属层30形成于第一半导体高掺杂区22的正上方，并且焊盘金属层30在XY平面的面积小于第一半导体高掺杂区22在XY平面上的面积；焊盘金属层30在该图实施例中为复合金属层结构，它包括第一层焊盘金属层31、第二层焊盘金属层32、第三层焊盘金属层33以及用于连接第一半导体高掺杂区22与第一层焊盘金属层31的若干接触34、用于连接第一层焊盘金属层31与第二层焊盘金属层32若干通孔35、用于连接第二焊盘金属层32与第三焊盘金属层33的若干通孔36，接触34和第一半导体高掺杂区22之间形成欧姆接触。由于焊盘金属层30之下区域的半导体衬底都用来形成第一半导体掺杂阱区21，所以，半导体分成了有源器件区200和键合焊盘区100，键合焊盘区100的半导体衬底20中不形成器件。

发明内容

本发明要解决的技术问题是，以增加较小的制造成本来有效降低键合焊盘的寄生电容。

为解决以上技术问题，本发明提出一种键合焊盘，包括焊盘金属层、形成于半导体衬底上的第一半导体掺杂阱区、形成于第一半导体掺杂阱区中的第二半导体掺杂区和第一半导体高掺杂区，所述第二半导体掺杂区位于第一半导体高掺杂区的大致正下方，焊盘金属层通过若干接触连接于第一半导体高掺杂区，所述第二半导体掺杂区在平行于半导体衬底上表面的截面的面积小于第一半导体掺杂阱区在平行于半导体衬底上表面的截面的面积，所述第二半导体掺杂区使第一半导体高掺杂区和位于第二半导体掺杂区下方的第一半导体掺杂阱区之间电学隔离。

根据本发明提供的键合焊盘，如果第二半导体掺杂区在平行于半导体衬底上表面的截面的面积大于或等于第一半导体掺杂阱区在平行于半导体衬底上表面的截面的面积，那么第二半导体掺杂区和半导体衬底有电学连接，第一半导体掺杂阱区与第二半导体掺杂区之间形成的结电容和第二半导体掺杂区与第一半导体高掺杂区之间形成的结电容被短路，不能起到降低等效寄生电容的作用。

所述第二半导体掺杂区的掺杂浓度和第一半导体掺杂阱区的掺杂浓度相互匹配，使在第二半导体掺杂区四周的、大致同一高度的第一半导体掺杂阱区形成使第一半导体高掺杂区和位于第二半导体掺杂区下方的第一半导体掺杂阱区之间电学隔离的全耗尽区；如果没有形成所述全耗尽区，那么第一半导体高掺杂区和第二半导体掺杂区下方的第一半导体掺杂阱区之间有电学连接，第一半导体掺杂阱区与第二半导体掺杂区之间形成的结电容和第二半导体掺杂区与第一半导体高掺杂区之间形成的结电容被短路，不能起到降低等效寄生电容的作用。

作为较佳技术方案，所述第一半导体掺杂阱区和所述第一半导体高掺杂区为N型半导体掺杂，所述第二半导体掺杂区为P型半导体掺杂，所述P型半导体掺杂为形成P型静电放电(P E1ectro-Static discharge，PESD)区的掺杂，因为制造PESD区的工艺和现有工艺兼容，容易实现，且制造成本低。

所述第一半导体高掺杂区在平行于半导体衬底上表面的截面的面积小于第一半导体掺杂阱区在平行于半导体衬底上表面的截面的面积。