[发明专利]浮栅放电尖角的制作方法

说明书

技术领域

本发明涉及半导体制造领域，尤其涉及浮栅放电尖角的制作方法。

背景技术

由于集成度高及基于沟道热电子注入(CHI，Channel Hot Injection)机制具备的快速编程能力，闪存(Flash)被广泛用于非挥发存储器(NVM，Non Volatile Memory)。

对Flash的数据操作通常包括两种模式：一是编程模式，该模式下的数据操作基于沟道热电子注入(Channel Hot Electrons injection)机制实现，编程速度快，时间短为微秒(μs)级；二是擦除模式，该模式下的数据操作基于福勒-诺德姆注入(Fowler-Nordheim Injection)机制实现，数据擦除速度慢，擦除时间长为毫秒(ms)级。

在Fowler Nordheim机制中，擦除数据时电流为：

iFN=A*STUN*ETUN2*exp(B/ETUN)]]>

其中A和B是Fowler-Nordheim参数，E_TUN为Flash的浮栅(FG，Floating Gate)及擦除栅(EG，Erase Gate)之间的电场强度，S_TUN为FG和EG之间薄膜氧化层的面积。

如果该电流越大，则擦除速度越高，而根据该电流公式，该电流i_FN与电场强度E_TUN成正比，因此提高数据擦除速度，可以通过提高FG和EG间的电场强度E_TUN来实现。参照图1所示的现有的闪存部分结构示意图，对现有的浮栅放电尖角的制作方法进行说明。现有的浮栅放电尖角的制作方法主要包括：在衬底100上依次形成第一氧化层101、浮栅层(浮栅12所在的层)、第一氮氧化硅层21a、第二氧化层21b、第二氮氧化硅层21c、控制栅层(控制栅11所在的层)、第三氧化层13、第三氮氧化硅层14；对除第一氧化层101、浮栅层之外的其他层进行掩模、刻蚀，以形成控制栅11；依次形成第四氧化层23a、第四氮化硅层23b；以所述控制栅为掩模刻蚀所述第四氧化层23a、第四氮化层23b和浮栅层，以形成浮栅12及其浮栅放电尖角(图1中箭头所指位置)。

在图1中，如果浮栅的放电尖角越尖锐，则浮栅12和控制栅11之间的电场E_TUN也相应越大，则闪存的擦除速度也越快，但是实际上，现有技术制作的浮栅的放电尖角尖锐程度很低，则，闪存的擦除速度受到了严重的限制，稳定性也相应较差。

发明内容

本发明提供了浮栅放电尖角的制作方法，以提高Flash的数据擦除速度。

本发明提供一种浮栅放电尖角的制作方法，包括步骤：

在衬底上依次形成第一氧化层、浮栅层、第一氮氧化硅层、第二氧化层、第二氮氧化硅层、控制栅层、第三氧化层、第三氮氧化硅层；

对所述第一氮氧化硅层、第二氧化层、第二氮氧化硅层、控制栅层、第三氧化层、第三氮氧化硅层进行掩模、刻蚀，以形成控制栅；

依次形成第四氧化层、第四氮化硅层；

以所述控制栅为掩模刻蚀所述第四氧化层、第四氮化层和浮栅层，以形成浮栅；

氧化所述浮栅的侧墙，形成侧壁氧化层；

去除所述侧壁氧化层和部分浮栅顶角氧化层，以形成浮栅放电尖角。

可选的，所述浮栅为原位掺杂离子注入的浮栅。

可选的，在所述依次形成第四氧化层、第四氮化硅层之后，还包括：去除所述浮栅顶角的部分第四氧化层；所述形成浮栅的步骤还包括：氧化所述浮栅顶角；氧化所述浮栅顶角，使所述浮栅的放电尖角会更加尖锐。

可选的，所述浮栅为未掺杂的浮栅或未进行离子注入的浮栅。

可选的，在形成所述侧壁氧化层前，还包括对所述浮栅进行退火处理的步骤。