[发明专利]产生读使能信号的方法以及采用该方法的存储系统

说明书

【技术背景】

双倍数据率(Double Data Rate，简称DDR)界面在集成电路工业尤其是存储系统中的应用非常广泛。随着存储系统速率以及容量的提升，其功耗越来越大，从而逐渐成为计算机系统中电源系统的一个沉重负担。另外，随着存储系统速率的不断提升，保持信号完整性也成为一个难题。

为解决以上问题，业界采用了全缓冲双列存储模组(Fully Buffered DIMM)以及低负载双列存储模组(Load Reduced DIMM)。这些存储模组上设有一个或以上数量的缓存(Buffer)，使得这些存储模组上的存储模块可通过这些缓存与存储控制器(Memory Controller)交换数据。存储模组的时钟信号是通过Fly-By拓扑结构被发送至各存储模块，由于信号路径长度不同，各存储模块所接收到的时钟信号存在相位偏差。为保证数据的正常传送，各存储模块将其数据信号(DQ)以及选通信号(DQS/DQS#)与接收到的时钟信号对齐。其中，DQS信号与DQS#信号为一对差分信号。但是，各存储模块的数据信号及选通信号与接收到的时钟信号之间的相位关系还会随制程、电压以及温度而改变。随着数据传输速率的提高，这个问题变得更加严重。

为解决该问题，各存储模块中被加入一个延迟锁定环路(Delay Lock Loop，简称DLL)或者锁相环路(Phase Lock Loop，简称PLL)以实时检测并保持其数据信号及选通信号与接收到的时钟信号对齐，或者使数据信号及选通信号与存储模组的时钟信号的相位关系保持不变，以保证数据的正常读取。在现有的存储系统中，在读和写操作中，延迟锁定环路或锁相环路都处于工作状态，而其功耗占存储系统总功耗的相当一部分。随着计算机系统的快速发展，要求存储系统具有更高的工作频率和更大的容量，这意味着存储系统中将设置更多的存储模块及对应的延迟锁定环路或锁相环路，从而进一步增加了存储系统的功耗。

鉴于现有技术的以上不足，有必要提供一种新的方法及存储系统在保证数据正常读取的前提下降低存储系统的功耗。

【发明内容】

本申请的一方面是有关一种读使能信号的产生方法，尤其是有关一种利用选通信号产生读使能信号的方法。

本申请的又一方面是有关一种用于存储系统中的数据交换装置，尤其是有关一种具有利用选通信号产生读使能信号的功能的数据交换装置。

本申请的又一方面是有关一种用于存储系统中的缓存，尤其是有关一种具有利用选通信号产生读使能信号的功能的缓存。

本申请的又一方面是有关一种用于存储系统中的存储控制器，尤其是有关一种具有利用选通信号产生读使能信号的功能的存储控制器。

本申请的一方面提供了一种产生一读使能信号的方法。该读使能信号用于控制读取由一存储模块产生的一对选通信号以及与其对应的数据信号。该方法包括以下步骤：检测所述选通信号是否均为高电位或者均为低电位；以及如果检测到所述选通信号均为高电位或者均为低电位则产生所述读使能信号。其中，选通信号是用于控制数据信号的读取，在其每一上升沿和下降沿，存储系统读取一次数据。

可选的，该方法进一步的包括以下步骤：产生所述选通信号，其中，所述选通信号包括一段，在该段中，所述选通信号均为高电位或者均为低电位。

进一步的，所述选通信号按时间顺序依次包括触发段、预热段以及选通段，在触发段，所述选通信号均为高电位或者均为低电位，在预热段以及选通段所述选通信号为差分信号。

进一步的，所述方法还包括以下步骤：如果检测到所述选通信号均为高电位或者均为低电位，则产生一触发信号，其中，所述读使能信号是在检测到该触发信号后产生的。

进一步的，所述读使能信号由一数据交换装置产生。

进一步的，所述数据交换装置为一缓存，用于缓冲所述存储模块与一存储控制器之间的数据交换，该缓存与所述存储模块设于同一存储模组上。

进一步的，所述数据交换装置为一存储控制器，用于控制向所述存储模块写入数据以及从所述存储模块读取数据。