[发明专利]MOS晶体管的制作方法有效
申请号: | 200910054099.2 | 申请日: | 2009-06-26 |
公开(公告)号: | CN101930923A | 公开(公告)日: | 2010-12-29 |
发明(设计)人: | 赵猛 | 申请(专利权)人: | 中芯国际集成电路制造(上海)有限公司 |
主分类号: | H01L21/336 | 分类号: | H01L21/336;H01L21/324;H01L21/3105 |
代理公司: | 北京集佳知识产权代理有限公司 11227 | 代理人: | 李丽 |
地址: | 201203 *** | 国省代码: | 上海;31 |
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摘要: | |||
搜索关键词: | mos 晶体管 制作方法 | ||
技术领域
本发明涉及半导体技术领域,特别涉及MOS晶体管的制作方法。
背景技术
随着晶体管栅极长度的持续缩小,氧化增强扩散(Oxidation-EnhancedDiffusion,OED)成为影响硼离子和磷离子扩散的关键因素,由于OED效应,造成了瞬态增强扩散效应(TED),而瞬态增强扩散效应不仅造成晶体管的短沟道效应,而且影响晶体管沟道迁移率、结电容以及结漏电流。
现有技术公开了一种利用瞬态增强扩散效应(TED)在晶体衬底内获得预定的杂质扩散分布的方法,通过在衬底内同一个区域引入至少两种掺杂离子和一种非杂质离子,通过非杂质离子来影响杂质离子的扩散,所述非杂质离子比如为氩、氖、锗等,然后在700至950摄氏度下退火。
在专利号为US6136673的美国专利中还可以发现更多与上述技术方案相关的信息。
但是,在上述技术方案中,通过在同时注入掺杂离子和非掺杂离子使掺杂离子形成一定的扩散分布,该技术方案中引入的非掺杂离子较大,在注入的同时会在衬底内进一步引入缺陷,而该缺陷会影响注入的杂质离子的分布,而且可能形成新的增强扩散源,这样不利于小尺寸器件的缩小和超浅结的制作;而且多种杂质的同时注入会导致器件中杂质分布过于复杂,不利于工艺和器件特性稳定性的控制。
现有技术还公开了一种形成MOS晶体管的方法,具体工艺请参考图1,包括步骤S101,提供半导体衬底,在半导体衬底内形成隔离结构,所述隔离结构将半导体衬底分为不同的有源区,在所述有源区内形成掺杂阱,在掺杂阱内进行调整阈值电压注入;步骤S103,在半导体衬底上形成栅介质层和多晶硅层;步骤S105,刻蚀栅介质层和多晶硅,形成栅极结构;步骤S107,对形成栅极结构的多晶硅进行氧化,形成第一氧化层;步骤S109,进行低掺杂漏极(LDD)注入,进行晕环(Halo)注入;步骤S111,进行第一退火;步骤S113,形成侧墙;步骤S115,进行源/漏极重掺杂注入(S/D);步骤S119,进行第二退火。
上述仅给出与本申请相关的制作MOS晶体管的工艺步骤,实际上,可能还包含其他步骤,比如对掺杂阱进行退火、对多晶硅进行掺杂等等步骤,在此不再一一列举。
在上述形成MOS晶体管的方法中,在进行低掺杂漏极(LDD)注入之前或者在进行晕环(Halo)注入之前通常需要对栅极结构的多晶硅层进行氧化,以在多晶硅层外围形成第一氧化硅层对多晶硅层进行保护。
发明内容
本发明解决的问题是提供一种MOS晶体管及其制作方法,以抑制由于氧化在半导体衬底内部产生缺陷,引起短沟道或者反短沟道效应。
为解决上述问题,本发明提供了一种MOS晶体管的制作方法,包括:提供半导体衬底,所述半导体衬底上形成有栅介质层和多晶硅层;对栅介质层和多晶硅层进行刻蚀;对刻蚀后的多晶硅层进行氧化,在多晶硅层外围形成第一氧化层;还包括:执行氧化后退火。
所述氧化后退火为快速热退火。
所述退火的温度范围为950至1050摄氏度,退火时间为30秒至10分钟。
所述退火的温度范围为1000至1050摄氏度,时间为30秒至1分钟。
所述氧化后退火为在管式炉中进行。
所述退火的温度范围为800至900摄氏度,退火时间为10至45分钟。
所述退火的温度范围为800至850摄氏度,退火时间为20至30分钟。
所述退火时通入的气体为惰性气体或者氮气。
所述气体为惰性气体,通入所述惰性气体流量为0.3至9升每分钟。
所述气体为氮气,通入所述氮气的流量范围为0.3至9升每分钟。
所述气体为氮气,通入所述氮气的流量范围为0.3至5升每分钟。
与现有技术相比,本技术方案具有以下优点:在对刻蚀后的多晶硅层氧化之后、进行LDD注入和Halo注入之前加入氧化后退火,可以大部分消除在形成第一氧化层过程中在半导体衬底内形成的缺陷基团和降低间隙原子过饱和浓度,这样,可以防止在后续LDD注入和Halo注入的掺杂离子与这些缺陷相互作用造成更多的缺陷,因此,在后续的LDD注入后的退火中可以抑制氧化增强扩散效应,防止器件受到短沟道效应的影响。
附图说明
图1是现有技术的形成CMOS器件的流程示意图;
图2是本发明的一个实施例的形成CMOS器件的流程示意图;
图3至图7是本发明的一个实施例的形成nMOS晶体管的剖面结构示意图。
具体实施方式
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H01L21-02 .半导体器件或其部件的制造或处理
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