[发明专利]四周环绕栅极鳍栅晶体管及其制作方法

说明书

【技术领域】

本发明涉及半导体器件领域，尤其涉及一种四周环绕栅极鳍栅晶体管器件及其制作方法。

【背景技术】

在过去的几十年中，硅基CMOS器件性能的每次提升主要是依靠器件尺寸的减小所带来的，主要包括减小沟道长度，栅氧厚度和阈值电压。但是，集成电路的特征尺寸在1999年开始缩小到亚100纳米，进入纳米技术时代，随着芯片集成度的进一步提高，即器件特征尺寸的进一步缩小将会面临大量来自传统工作模式、传统材料乃至传统器件物理基础等方面的问题。特别是从90nm节点开始，因在栅氧临界厚度以下时栅氧漏电流急剧增大，使得传统的栅氧厚度的按比例缩小达到了它的极限。因此必须在器件物理、材料、器件结构、关键工艺、集成技术等基础研究领域寻求突破。

目前，使用单轴应力器比如应变隔离层或者嵌入的硅锗源漏能够有效地CMOS器件的载流子沟道迁移率和电流驱动能力。因此通过使用不同的应力器来获得不同的应力水平，在不用进一步缩小栅氧的情况下，从90nm、65nm直到45nm技术节点半导体工业能够维持CMOS性能改善的趋势(即摩尔定律)。但是，到了32nm及其以下节点沟道应力以及应力器所带来的器件性能的提升迅速降低，特别是pMOS器件由于应力的减小可以使其损失超过20％的驱动电流。

因此，在现有的体硅材料和工艺正接近它们的物理极限，在进一步减小集成电路的特征尺寸方面遇到了严峻的挑战，必须在材料和工艺上有新的重大突破。为了突破这一限制，研究人员不断提出和研究新的器件结构和材料，例如鳍栅晶体管(FinFETs)、垂直的MOSFETs、高k绝缘材料或金属栅。此外，由新沟道材料例如Ge所带来的高迁移率也在加紧研究。另一方面，也可以通过基于衬底和沟道晶向的优化来提升载流子的迁移率，该方法即混合晶向技术(hybrid orientation technology)。

在目前的半导体技术中，CMOS电路主要是制作在具有(100)晶面的硅衬底上，这是因为在(100)晶面上具有小的氧化物-界面电荷密度以及最高的电子迁移率。但是，空穴的迁移率在(100)晶片上较低，这就使得在(100)晶片上制备的pMOSFETs的驱动电流约为nMOSFETs的一半，虽然传统上使用更大的pMOSFETs可以来平衡nMOSFETs，实际上这增大了栅和寄生电容。有报道称在(100)衬底通过将沟道方向从<110>转移至<100>晶向可以改善pFET的性能，但是更多的工作主要是集中在改变表面晶向的努力上，比如采用(110)或者(111)衬底可以带来更多的空穴迁移率的提升。人们发现空穴迁移率在(110)晶片的<110>晶向上具有最大值，该值是空穴在(100)晶片上的迁移率的两倍以上。但是，即使在不考虑沟道方向的情况下，该晶面方向完全不适用于制造nFET。混合晶向技术基于衬底和沟道晶向的优化来提升载流子的迁移率从而达到提升器件性能的目的，即可以通过在(110)区域制备pMOS在(100)区域制备nMOS以实现器件性能的提升。但是，混合晶向技术所使用的衬底表面由于同时具有两种不同的晶像，因此制备困难，成本较高，并且在两种晶像的分界处容易产生位错并延伸材料内部，降低了晶体管的电学性能。

此外，研究人员也提出了一些新结构器件，比如前文所提的FinFET，该结构中，栅至少可以从两侧对超薄体进行控制，从而提高了栅对沟道的控制能力和减小了短沟道效应。此外，这种结构还允许沟道不必进行掺杂，避免了在很小的体积范围内掺杂浓度容易出现波动的问题。在超薄体、多栅和无掺杂沟道的共同作用下，还可以提高沟道内载流子的迁移率。所有这些优点大大提高了FinFET的性能。但是常规的FinFET制备在(100)衬底之上，对pFET性能提升有限，并且常规FinFET仅从两侧对沟道进行控制，控制能力提升有限。此外，传统FinFET的器件在二维方向内分布，即nFET和pFET单独制备，这样就限制了器件的集成度的进一步提高。

【发明内容】

本发明所要解决的技术问题是，提供一种可以对沟道进行环绕式全面控制的鳍栅晶体管器件，提高晶体管的电学性能，并提供所述器件的制造方法。

本发明进一步解决的技术问题是，提供一种高集成度、低成本、控制能力强的基于混合晶像的鳍栅晶体管器件，并提供所述器件的制造方法。