[发明专利]一种四晶体管SRAM单元制造方法

说明书

技术领域

本发明涉及一种SRAM单元制造方法，特别涉及一种四晶体管SRAM单元 制造方法，属于硅半导体器件技术领域。

背景技术

随着以电子通讯技术为代表的现代高科技产业的不断发展，世界集成电路 产业总产值每年以超过30％的速度发展。静态随机存取存储器(SRAM)作为一种 重要的存贮器件被广泛应用于数字与通讯电路设计中。SRAM是逻辑电路中一 种重要部件，其尺寸小，密度高。SRAM又可以很容易地通过位图测试设备 (BitmapTester)进行物理单元定位，研究产品的失效模式。此外，SRAM的良率 可以作为衡量一种半导体整个制程良率的重要指标。种种特点使目前大部分制 造企业的研发部门都用其作为一种测试载体(TestingVehicle)来开发新一代的制 程。

基本的SRAM单元包括一对用来存储一位二进制数的交叉耦合的反相器和 两个存取晶体管。在典型的六晶体管SRAM(6T SRAM)单元结构中，交叉耦 合反相器为CMOS反相器，由四个晶体管构成，通常称为负载晶体管(或上拉 晶体管)和驱动晶体管(或下拉晶体管)。

6T SRAM单元虽然可靠，但占用较大的面积。它要求有信号布线连接到两 条位线、一条字线以及两条电源轨线上，而且在N阱中形成两个PMOS晶体管 也占用了不少面积。因此大容量存储阵列的设计者提出了其他单元结构，电阻 负载的四晶体管SRAM单元(4T SRAM单元)就是其中一种，其等效电路图如图 1所示。这种单元的特点是用一对电阻负载NMOS反相器来代替原来的CMOS 反相器，即用电阻来取代PMOS管。由于4T SRAM单元中只有4个NMOS晶 体管，只需要P阱，从而不需要用额外的面积来制作浅沟道隔离(STI)隔开N 阱和P阱，因此不但减小了工艺难度，而且也有效地减少了芯片面积。

保持每个单元的静态功耗尽可能地低是SRAM单元设计优先考虑的主要问 题，因此4T SRAM单元的一对负载电阻应尽可能地大，通常采用无掺杂无金属 硅化物的多晶硅(Poly)形成高阻值负载电阻。NMOS晶体管的栅极也采用Poly 材料，然而需要对Poly表面进行N+掺杂以减小其电阻率。在现有的4T SRAM 单元制造方法中，通常先在对应于4个NMOS晶体管的区域沉积一层无掺杂Poly 并进行刻蚀以形成Poly栅极，然后在用离子注入对NMOS晶体管的源极和漏极 进行N+掺杂的同时完成对Poly栅极的N+掺杂，完成晶体管的制作之后在对应 于高阻值负载电阻的区域再额外沉积一层无掺杂Poly并进行刻蚀以形成一对高 阻值负载电阻。这样额外沉积一层无掺杂Poly并进行刻蚀以形成高阻值负载电 阻是标准CMOS逻辑工艺所没有的附加工艺，因此增加了额外的工艺步骤。

发明内容

本发明的目的在于提供一种4T SRAM单元制造方法，以解决现有方法在标 准CMOS逻辑工艺基础之上需要额外沉积一层无掺杂Poly并进行刻蚀以形成高 阻值负载电阻的问题。

为解决上述技术问题，本发明提供一种4T SRAM单元制造方法，所述4T SRAM单元包括4个NMOS晶体管和一对高阻值负载电阻，所述NMOS晶体管 的栅极制作过程包括：在对应于晶体管的区域沉积无掺杂Poly并进行刻蚀以形 成Poly栅极，然后通过离子注入对晶体管的Poly栅极进行掺杂，所述方法在对 应于晶体管的区域沉积无掺杂Poly的同时，也在对应于高阻值负载电阻的区域 沉积无掺杂Poly，刻蚀除去多余的Poly以形成晶体管的Poly栅极和高阻值负载 电阻。

与现有方法相比，本发明提供的4T SRAM单元制造方法，通过在制作晶体 管栅极的过程中，利用标准CMOS逻辑工艺现有的沉积无掺杂Poly的步骤，在 对应于晶体管的区域沉积无掺杂Poly的同时，也在对应于高阻值负载电阻的区 域沉积无掺杂Poly，刻蚀除去多余的Poly以形成晶体管的Poly栅极和高阻值负 载电阻，然后再对晶体管的Poly栅极进行掺杂，实现了无需额外沉积一层无掺 杂Poly并进行刻蚀以形成高阻值负载电阻的目的，在不影响器件性能的条件下 完成了与标准CMOS逻辑工艺的兼容。

附图说明

图1为电阻负载4T SRAM单元的等效电路图；

图2为采用本发明的制造方法制作图1所示的4T SRAM单元的多晶硅层 (Poly)、有源区层(ACT，active)和金属层1(Metal1)版图。