[发明专利]一种多核处理器的互连结构及基于该结构的层次化互连设计方法

说明书

技术领域

本发明属于集成电路设计领域，涉及一种简单、高效的，适用于多核处理器的互连结构，同时提出了一种基于该结构的多核处理器层次化互连设计方法。该互连结构和层次化互连设计方法可用于多核处理器阵列的互连结构设计，优化处理器核间的数据传输与交换的方式。

背景技术

计算技术的发展一直以来都是追求计算机的高性能的过程，然而一直以来通过提高流水线深度和复杂的结构设计等改善性能的方法已经不能继续有效提高计算机的性能，因此片上多处理器(Chip Multiple processor，CMP)逐渐成为现代处理器设计的热点。

而且，随着器件、工艺和应用技术的不断发展，片上处理器中处理器核的数目必将进一步增加，从目前的几个、十几个发展到几十个甚至更多。当所集成的片上处理器核数目增加时，各个处理器核以及处理器中其它节点之间(比如共享的内存、交叉开关等)的互连及其通信就成为影响多处理器性能的重要因素了。

在具有多个处理器核的片上系统中，要求连接各个处理器核的片上网络提供高速度、高吞吐量、高带宽的互连通信，同时要求用于内部互连的开销要尽量小，也就是说占用芯片的面积小、功耗低。因此多核处理器的互连网络的设计成为了当前研究中的一个热点和难点。

发明内容

本发明的目的在于提供了一种适用于多核处理器的互连结构，同时提出了一种基于该结构的多核处理器层次化互连设计方法。

本发明提供了一种多核处理器的互连结构，在该结构中采用片上互连网络结构，将多核处理器的互连结构从处理器核中独立出来，作为局部集中化互连结构。

在本发明的互连结构中，将一定数量的处理器核与一个集中互连结构相连，并将该集中互连结构与相邻的集中互连结构相连，处理器核的数量和相邻的集中互连结构的数量根据需求进行选择，每个处理器仅与一个集中互连结构相连，处理器核间的通信和数据传递通过集中互连结构来完成。

该互连结构基于路由结构，采用局部集中化互连结构，此结构具有面积小，功耗低，灵活性高等特点，可以高效处理处理器核间局部数据通信和远距离通信。这种局部集中化互连结构具有较低的互连面积和较高的可扩展性。与传统将多路选择器和缓存集成在各个处理器核中的结构相比，此结构可以有效的减少互连中多路选择器和缓存的数量，极大的降低了用于互连的面积。

本发明还提供了一种多核处理器的层次化互连设计方法，对上述的局部集中化互连结构，采用层次化的设计方法，采用层次化的互连设计方法，根据处理器核的数目选择集中互连结构的数量和互连层次。

本发明还提供了一种多核处理器的层次化互连设计方法，对上述采用集中互连结构的多核处理器的互连结构进行层次化互连设计，根据处理器核的数目集中互连结构的数量和互连层次。

本发明的层次化设计方法则可用于多核处理器阵列的互连结构设计，优化处理器核间的数据传输与交换的方式。

附图说明

图1为基于集中互连结构设计的处理器阵列示意图；

图2为集中互连的内部结构；

图3为层次化多核处理器结构设计示意图；

图4为4×4处理器阵列实例化说明示意图。

图中标号说明如下：

101为处理器核；

102为本发明所提供的集中互连结构；

201-204为向四个处理器核进行数据输出的多路选择器(MUX)；

201输出连接西北方向的处理器核；

202输出连接东北方向的处理器核；

203输出连接东南方向的处理器核；

204输出连接西南方向的处理器核；

205-208为向四个集中互连结构进行数据输出的多路选择器(MUX)；

205输出连接北面的集中互连结构；

206输出连接东面的集中互连结构；

207输出连接南面的集中互连结构；

208输出连接西面的集中互连结构；

209-212为来自四个处理器核的输入数据的缓冲存储器(BUFFER)；

209的输入来自西北方向的处理器核；

210的输入来自东北方向的处理器核；

211的输入来自东南方向的处理器核；

212的输入来自西南方向的处理器核；

213-216为来自四个相邻集中互连结构的输入数据的缓冲存储器(BUFFER)；

213的输入来自北面的集中互连结构；

214的输入来自东面的集中互连结构；

215的输入来自南面的集中互连结构；

216的输入来自西面的集中互连结构；

301是LMU单元；