[发明专利]一种应用于分数分频频率合成器的脉冲吞计数器

说明书

技术领域

本发明涉及一种计数器，尤其涉及一种应用于分数分频频率合成器的脉冲吞计数器，属于集成电路设计中的锁相频率合成技术领域。

背景技术

频率合成器是通信电路中最重要的模块之一，为无线收发器的频率变换提供本振时钟信号，通常采用锁相环技术实现频率合成。宽输出频率范围和分数分频的频率合成器广泛应用于宽频带收发器系统中，如电视调谐器、多模多频无线通信等应用。目前广泛使用的分数分频频率合成器系统框图如图1所示，包括鉴频鉴相器100、电荷泵110、环路滤波器120、压控振荡器130、双模N/N+1预分频器140、分频器170和Δ∑调制器160。宽输出频率范围取决于两个因素，一个是具有宽调谐范围的压控振荡器130，另一个是具有宽分频比范围的分频器170。其中，宽分频比范围的分频器通常采用2/3单元级联结构实现，这种结构的优点是采用Δ∑调制器160对其控制可以获得很宽的分频比范围，但缺点是输出波形占空比很小、功耗较大和工艺移植性差等。

另外一种常用的分频器170是一个双模N/N+1预分频器140和一个脉冲吞计数器级联，这种结构的优点是仅需一个模拟的双模N/N+1预分频器140，脉冲吞计数器可以采用数字电路设计方法，加快了设计流程，有良好的工艺移植性和接近50％的输出波形占空比；但缺点是Δ∑调制器160仅可以控制脉冲吞计数器中的吞计数器S0，分频比的范围较窄。频率合成器的分数分频功能通过Δ∑调制器160控制分频器170的分频比M得以实现。对于一个3比特的Δ∑调制器，它的输出在M-3到M+4之间的8个整数范围内变化，产生的平均分频比为M+α(0＜α＜1)。由于Δ∑调制器160的输出有8个值的变化，因此吞计数器S0的设定值S要能达到7，又因为设定值P要大于设定值S，因此限制了可以实现的分频比M的最小值。

发明内容

为解决前述分频器在宽输出频率范围的分数分频存在的问题，本发明提供一种应用于分数分频频率合成器的脉冲吞计数器，采用脉冲吞计数器和双模预分频器作为分频器的同时，实现宽分频比范围，使得分数分频频率合成器输出宽频率范围，满足例如电视调谐器、多模多频无线通信等应用的需要。

本发明的技术方案是，该可编程脉冲吞计数器与双模N/N+1预分频器级联，替代分数分频频率合成器中的分频比为M的分频器，可编程脉冲吞计数器包括可编程程序计数器和可编程吞计数器；

可编程程序计数器，对来自于双模N/N+1预分频器的输出信号进行计数，计到来自于Δ∑调制器的设定值，输出反馈信号送给鉴频鉴相器，同时输出复位信号给可编程吞计数器进行复位；

可编程吞计数器，对来自于双模N/N+1预分频器的输出信号进行计数，计到来自于Δ∑调制器的设定值时停止计数，并输出控制信号送给双模N/N+1预分频器，将其分频模式切换为N+1；另外，在收到来自于可编程程序计数器输出的复位信号时进行复位。

可编程程序计数器采用Verilog语言编写代码，可编程程序计数器计数的设定值作为分频比M的二进制高权重部分，位数大于等于log2N+1，最低位为分频比M的第log2N位。

可编程吞计数器采用Verilog语言编写代码，可编程吞计数器计数的设定值作为分频比M的二进制低权重部分，位数等于log2N，最低位为分频比M的第0位，最高位为分频比M的第log2N-1位。

所述可编程吞计数器的一个输入端来自于双模N/N+1预分频器输出端，第二个输入端来自于Δ∑调制器的输出端，第三个输入端来自于可编程程序计数器的一个输出端。

上述方案中，所述双模N/N+1预分频器的N等于2的自然数次幂。所述可编程程序计数器的计数设定值要大于等于所述双模N/N+1预分频器的N。

所述可编程吞计数器的计数设定值的取值范围最小为零，最大为所述双模N/N+1预分频器的N-1。

所述可编程程序计数器的计数设定值和所述可编程吞计数器的计数设定值结合为一个整体，可看作为分频比M的二进制的高权重部分和低权重部分，被Δ∑调制器输出。

所述可编程程序计数器和所述可编程吞计数器同时受到Δ∑调制器的输出控制。

所述可编程脉冲吞计数器既适用于整数分频频率合成器，又适用于分数分频频率合成器中。