[发明专利]刻蚀金属间介质层的方法

说明书

【技术领域】

本发明涉及集成电路制造领域，尤其涉及刻蚀金属间介质层的方法。

【背景技术】

金属间介质层是集成电路制造工艺中形成于金属互联线之间，用于实现金属互联线之间电学隔离的一种结构。金属间介质层的常用材料例如氧化硅或氮化硅等。随着集成电路特征尺寸的不断缩小，一些低介电常数的材料被用作金属间介质层，以降低金属互联线之间的寄生电容。

常见的低介电常数材料包括氟硅玻璃(FSG)、硼硅玻璃(BPSG)以及黑钻石(BD：Black Diamond)等都可以作为金属间介质层。黑钻石(BD)是目前先进深亚微米逻辑工艺中所广泛采用的一种低介电常数材料。所谓BD是一种采用化学气相沉积(PECVD)方法制备的低介电常数材料，主要成分是掺碳的氧化硅。关于上述BD材料的信息可以参考美国专利US7372158以及US7009280等文献中的相关内容。

附图1和附图2所示是现有技术中刻蚀介质层的工艺示意图。首先参考附图1，被刻蚀的金属间介质层110布置于半导体衬底100的表面，表面布置图形化的掩模层120。采用等离子体干法刻蚀工艺进行刻蚀。刻蚀气体为含氟甲烷(例如CF₄或者CH₂F₂等)，并采用氮气、氢气或者氧气作为辅助气体，辅助气体的作用是去除刻蚀过程中在刻蚀表面产生的聚合物(polymer)，从而提高刻蚀工艺的质量。附图2所示是掩模层被腐蚀之后的腐蚀工艺示意图，由于掩模层120的窗口被腐蚀而获得了蚀坑130。所述蚀坑具有倾斜的侧壁。

现有技术的缺点在于，所采用的辅助气体除了可以去除聚合物之外，还会腐蚀金属间介质材料的本体，越接近沟槽开口处，受腐蚀的时间越长，因此腐蚀的程度也越严重。上述现象会导致掩模层120的窗口逐渐变大，因此腐蚀获得的蚀坑具有倾斜的侧壁。附图3是采用现有技术获得的具有倾斜侧壁的蚀坑剖面的扫描电镜(SEM)照片，虚线框出的部分是两个具有倾斜侧壁的蚀坑。

由于在后续的工艺中，上述通过刻蚀获得的蚀坑130用于金属层之间的导电通孔。因此在填充金属材料之后，倾斜的侧壁会增加金属间的寄生电容的电容面积，从而增加寄生电容值，导致集成电路的电学性能下降。

【发明内容】

本发明所要解决的技术问题是，提供一种刻蚀金属间介质层的方法，可以降低蚀坑侧壁的倾斜程度，从而降低寄生电容值。

为了解决上述问题，本发明提供了一种刻蚀金属间介质层的方法，包括如下步骤：提供半导体衬底，所述半导体衬底表面布置介质层，所述介质层的远离半导体衬底的表面布置有刻蚀阻挡层；图形化所述刻蚀阻挡层，从而形成多个开口，以暴露需要刻蚀的介质层；采用等离子体刻蚀工艺刻蚀暴露于开口处的介质层；所述等离子体刻蚀工艺所采用的气体中含有刻蚀辅助气体，所述刻蚀辅助气体是同时含有碳元素和氧元素的气体。

作为可选的技术方案，所述刻蚀辅助气体选自于一氧化碳和二氧化碳中的一种或两种。

作为可选的技术方案，所述等离子体刻蚀工艺所采用的气体中还含有惰性气体，所述惰性气体为氩气，所述惰性气体分子数目与刻蚀辅助气体的分子数目比值大于10，优选为12。

作为可选的技术方案，所述介质层的材料为黑钻石。

作为可选的技术方案，所述刻蚀阻挡层的材料为氧化硅。

本发明的优点在于，采用含碳和氧的气体作为刻蚀辅助气体，在采用氧元素去除表面聚合物的同时，采用碳元素保护蚀坑的侧壁，降低蚀坑侧壁的倾斜程度，从而降低通孔处金属插塞的表面积，进而降低金属引线之间的寄生电容。

【附图说明】

附图1和附图2是现有技术中刻蚀介质层的工艺示意图；

附图3是采用现有技术获得的蚀坑剖面的SEM照片；

附图4是本发明具体实施方式的实施步骤示意图；

附图5至附图7是本发明具体实施方式的工艺示意图；

附图8是采用本发明具体实施方式所获得的蚀坑剖面的SEM照片。

【具体实施方式】

下面结合附图对本发明提供的刻蚀金属间介质层的方法的具体实施方式做详细说明。

附图4是本具体实施方式的实施步骤示意图，包括：步骤S20，提供半导体衬底，所述半导体衬底表面布置介质层，所述介质层的远离半导体衬底的表面布置有刻蚀阻挡层；步骤S21，图形化所述刻蚀阻挡层，从而形成多个开口，以暴露需要刻蚀的介质层；步骤S22，采用等离子体刻蚀工艺刻蚀暴露于开口处的介质层。