[发明专利]改善栅氧化层整合性参数的方法

说明书

技术领域

本发明涉及一种半导体工艺，尤其涉及一种改善栅氧化层整合性参数的方 法。

背景技术

在0.18um高压的制程中，经常出现栅氧化层TDDB(一种测试栅极氧化层整 合性的电介质击穿时间的方法)可靠性测试失效的现象，且失效区域通常出现在 晶圆的右上部分，而在做WAT(顾客接受晶圆的电性测试)测试时，其中GOI(栅 极氧化层整合性)的测试项LPMOSCBV(低压P型MOS管的击穿电压)也出现了部 分区域的击穿电压明显降低的情况，具体请参考表1，表中的数值代表了晶圆各 个位置上的击穿电压的值，单位是V(伏特)，从表中可以看出，在击穿电压值 为4V附近的点都是正常的，而在晶圆的右上部分出现了许多击穿电压在3V左 右，甚至远远低于3V的点，属于明显失效的情况(以阴影表示)，可以发现， LPMOSCBV测试的失效区域与TDDB测试的失效区域完全吻合。

表1

另外，又经过分析发现TDDB和LPMOSCBV只在大面积的有源区结构上会发生 失效现象，而对于其他结构，比如小面积有源区或栅氧化层结构，都保持良好， 没有出现问题，因此分析得出TDDB和LPMOSCBV失效是由于大面积的有源区吸 收较多的电离子后放电造成损伤而引起的。镀了介电层之后的步骤是安装金属 引线，安装金属引线首先要在介电层上镀金属层，之后对金属进行刻蚀，最终 形成引线，而试验中同时发现，随着金属层数的增加，GOI和TDDB有变得越来 越差的趋势。

为了解决以上问题，通常的方法是在半导体器件表面的PMD(金属层前的介 电层)中使用具有较高介电常数的薄膜形成一介电层基层(阻挡层)来防止电离 子的损伤，但是由于0.18um高压制程中包含OTP(一次性写入式存储器)或者MTP (多次写入式存储器)存储型器件，需要进行紫外光擦除性的动作，由于通常 的高介电薄膜具有较高的消光系数，不利于光檫除，因此在这类制程中不宜使 用该类高介电常数的薄膜。因此在0.18um高压制程中一般都会使用低介电常数 的薄膜从而保证紫外光能够顺利擦除器件中的电荷，大多数情况是采用SRO(富 硅氧化膜)作为介电层基层，但是这种低介电常数的薄膜无法抵挡来自后段制程 的电离子损伤，因而实际使用情况并不理想。

发明内容

为了克服现有技术中存在的器件受到电离子损伤以及影响存储型器件紫外 光擦除的问题，本发明提供一种能够使得器件避免受到电离子损伤而且不影响 光擦除的方法。

为了实现上述目的，本发明提出一种改善栅氧化层整合性参数的方法，包 括以下步骤：制作半导体器件；在所述半导体器件表面生长介电层基层；在所 述介电层基层上生长介电层；在所述介电层上制作金属引线；所述介电层基层 由氮氧化硅层和富硅氧化层组合而成。

可选的，所述氮氧化硅层位于所述半导体器件表面和所述富硅氧化层之间。

可选的，所述富硅氧化层为低电介质层。

可选的，所述氮氧化硅层为高电介质层。

可选的，所述富硅氧化层和所述氮氧化硅层的厚度相同。

可选的，所述绝缘层的厚度为400埃。

可选的，所述富硅氧化层和所述氮氧化硅层的厚度都为200埃。

可选的，所述介电层为硼磷硅酸盐玻璃层。

可选的，所述介电层的厚度范围为5000埃至9000埃。

本发明改善栅氧化层整合性参数的方法的有益技术效果为：本发明使用氮 氧化硅层和富硅氧化层进行组合来形成介电层基层，因为氮氧化硅层为高电介 质层，因此能够保护器件不受后期制程的电离子损伤，另外，由于富硅氧化层 为低电介质层，因而不会影响存储型器件与电容的紫外光擦除。

附图说明

图1为本发明的流程示意图；

图2为本发明提供的方法制作的产品的结构示意图。

具体实施方式

以下结合附图和具体实施方式对本发明改善栅氧化层整合性参数的方法作 进一步的详细说明。