[发明专利]半导体存储器的制造方法

说明书

技术领域

本发明涉及半导体制造领域，特别是涉及一种半导体存储器的制造方法。

背景技术

半导体存储器是利用半导体集成电路工艺制成的存储数据信息的固态电子器件，其由大量的存储单元和输入、输出电路等构成。与磁性存储器相比，半导体存储器具有存取速度快、存储容量大、体积小等优点，并且存储单元阵列和主要外围逻辑电路兼容，可以制造在同一芯片上，使输入输出接口大为简化。因此，半导体存储器在计算机等电子产品中获得了极为广泛的应用，成为计算机等电子产品的重要组成部件。

图1便给出了一种半导体存储器的部分平面结构示意图。如图所示，半导体存储器往往包括存储单元区(cell area)100和周边电路区(peripheral area)200。在存储单元区100，相互正交的字线WL(Word Line)和位线BL(Bit Line)构成的存储单元阵列；周边电路区200的逻辑晶体管201控制存储单元区100存储单元的读写操作。通常，位线BL是通过离子注入工艺而埋设于半导体衬底之中；字线WL则是通过栅极工艺而形成的栅极阵列。图2至图7便给出了一种现有半导体存储器的形成过程，在以上所述的附图中，(a)为沿图1中A-A方向所给出的结构示意图，而(b)是沿图1中B-B方向所给出的结构示意图。

首先，如图2，提供半导体衬底10，其包括存储单元区100和周边电路区200。而后如图3，在储存单元区100进行离子注入，从而在半导体衬底10中形成多个杂质扩散层，而后对杂质扩散层进行增速氧化，从而形成多条位线BL；当然在进行离子注入前要利用掩膜定义离子注入区，增速氧化可以利用一定温度与时间的热处理来实现，这些都是本领域技术人员所熟知的技术，在此不再赘述。完成了位线BL的制作，便可以进一步进行栅极结构的制作，其包括存储单元区100的栅极阵列以及周边电路区200的逻辑晶体管栅极，具体形成过程如下：

如图4，在半导体衬底上形成ONO(氧化硅-氮化硅-氧化硅)层；而后通过氧化硅、氮化硅刻蚀，去除周边电路区200的ONO层中远离半导体衬底的氮化硅和氧化硅层，仅仅保留半导体衬底上的氧化硅层作为周边电路区200的栅极介质层12，而存储单元区100剩余的ONO层为存储单元区100的栅极介质层11。而后，如图5，在栅极介质层11与12上形成多晶硅层13，并利用掩膜14于存储单元区100定义栅极阵列15，在周边电路区200定义逻辑晶体管栅极16的位置。于是，如图6，以掩膜14为阻挡层，刻蚀形成栅极阵列15与逻辑晶体管栅极16，而后去除掩膜14。当然逻辑晶体管的栅极16上往往还形成有侧墙结构，其为本领域技术人员所熟知，在此，不再赘述，且为了简化，图中并未示出。

此时，虽然完成了位线BL与字线WL的制作，但是相邻存储单元之间往往会产生漏电干扰，为此，需在存储单元之间进行防穿透注入(APT implantation，Anti-Punch Through implantation)。如图7，对存储单元区100进行防穿透注入，从而在相邻存储单元之间形成防穿透注入区101，以减少相邻存储单元之间的漏电干扰。当然，周边电路区200也需要进行轻掺杂注入、源漏注入等操作，以形成逻辑晶体管201的源、漏区，其为本领域技术人员所熟知，在此不再赘述，且为了简化，图中并未示出。如图所示，在APT注入过程中，栅极阵列15相当于阻挡层的作用，防止APT注入穿透存储单元，因此栅极阵列15必须具有一定的厚度，以承受APT注入所能达到的范围。

然而，在半导体存储器的制造过程中，以上具有一定厚度的栅极阵列15将带来如下缺点：

首先，栅极阵列15越厚，其外形越难以控制，即在刻蚀过程中越难以保持栅极阵列15中每个栅极结构的笔直，进而容易造成相邻两字线WL之间的短路。

另外，随着半导体集成电路工艺的发展，半导体储存器的集成度日益增高，栅极阵列15之间的间隙也越来越小，而其厚度却因为APT注入工艺而不能随之减小，于是，栅极阵列15中每个栅极结构单位长度的电阻值与其宽度的倒数成比例的增加，从而严重影响器件的性能，为半导体存储器的的进一步细微化或高集成度带来了障碍。

发明内容

本发明所要解决的技术问题是减小存储单元区栅极阵列厚度与防穿透(APT)注入之间的关联程度，进而提高半导体存储器的集成度。