[发明专利]一种可用于高速率频率除法器的超高速电平/边沿触发器

说明书

所述技术领域：

本发明涉及一种基于动态阻性负载和感性并联负载的高速电平/边沿触发器。这个触发器可用于各种超高频领域。例如若应用于锁相环中的频率除法器，该除法器可以工作在10G以上的频率，并且较易在常规的亚微米CMOS工艺中实现。

背景技术：

10Gb/s，40Gb/s SONET以及UWB通讯等宽带网络的发展提出了这样的问题：有没有可能把这些电路包括高速前端电路集成到廉价的主流数字CMOS工艺中去。在这些高速电路中，作为网络子系统的重要元件高速频率除法器例如翻转触发器(TFF)等是最具代表性的，可用来衡量频率除法器能达到的最高速率。

基于翻转触发器(TFF)的除法器(也叫做1/2频率除法器)通常是由两个相同的主从电平触发器组成的负反馈电路(图1)。在时钟频率的作用下，这两个电平触发器交替工作于取样/翻转和锁存模式。电平触发器的制成取决于可用的有源器件的类型，但是由一个差分对和一个正反馈对组成的电流引导结构，无论基于三极管还是CMOS的技术，都可以达到较高的速度(图2)。通常这种结构可以工作于低于5G的频率。高速CMOS除图2电路亦可以使用动态电平触发器。图3与图4给出了两个例子。在图3中，前两个反相器功能相当于由CLK和CLK控制的动态触发器，第三个反相器则构成了负反馈网络。图4是一个基于真实单-相位时钟(TSPC)结构的高速除法器。这些电路的普遍缺点是在可接受的功耗下它们仍然无法工作在极高的频率，比如10GHg。例如，用标准数字CMOS(0.25um)工艺来设计5G以上的除法器是很难实现的。限制传统除法器速度的关键问题在于它的负载(R_L)，无论是电阻还是有源器件。在设计中的两难处境，一方面，小的R_L才能保证在取样模式下能够获得小的RC时间常数，但是在另一方面，在锁定模式下需要一个大的R_L来保证输出信号差分幅度足够大以便驱动另一个触发器。然而，大的R_L减小了触发器的带宽(大约是1/RC)，从而减慢了触发器的速度。从以上论述看出，在锁定模式下触发器仍然需要一个较大的带宽。

发明内容：

为了克服上述各种触发器存在的不足，本发明提供了一种可用于频率除法器的超高速电平/边沿触发器。

本发明解决其技术问题所采用的技术方案是：一种可用于频率除法器的超高速电平/边沿触发器，其特征是它由以下部分组成：一个时钟差分对(M1，M2)，一个取样对(M3，M4)，一个保持对(M5，M6)，一个栅极连接到时钟信号的PMOS动态负载对(M7，M8)和一对与负载电阻(R1，R2)串联的电感(L1，L2)。所述负载电阻(R1，R2)也可为电感(L1，L2)的寄生电阻；所述电感(L1，L2)也可用等效有源电路构成。

本发明提出的电平/边沿触发器可应用于高速除法器，它拥有差分结构并可以丁作在10GHg以上的频率，并且用普通的数字亚微米CMOS工艺即可实现。本文提出的电路在宽带光纤通讯、UWB无线系统、广播和GPS等高速通信系统中有着广阔的应用前景。

附图说明：

下面结合附图和实施例对本发明进一步说明。

图1是常规的基于翻转触发器TFF的1/2频率除法器。

图2是常规的差分电平触发器。

图3是常规的基于动态触发器的除法器。

图4是常规的基于真实单向相位时钟(TSPC)的除法器。

图5是本发明提出的高速差分结构触发器

图6是有源电感。

图7是图6的等效电路。

图8是本发明触发器基于有源电感和时钟控制的动态负载相并联的触发器。

图9是本发明只基于有源电感的触发器。

图10是本发明只基于无源电感的触发器。

具体实施方式：

如图5所示的一种可用于频率除法器的超高速电平/边沿触发器，它由以下部分组成：一个时钟差分对(M1，M2)，一个取样对(M3，M4)，一个保持对(M5，M6)，一个栅极连接到时钟信号的PMOS动态负载对(M7，M8)和一对与负载电阻(R1，R2)串联的电感(L1，L2)。所述负载电阻(R1，R2)也可为电感(L1，L2)的寄生电阻；所述电感(L1，L2)也可用等效有源电路构成。

在取样模式下，PMOS的低阻抗保证了一个小的时间常数，从而实现了高速充放电。在锁定保持模式下，PMOS管子处于关闭状态，电感既抵消了部分寄生负载电容也提供了一个大的负载阻抗，从而提高了增益并获得了较大的驱动信号。正确选择电感值可以使触发器的带宽扩大约70％。