[发明专利]一种并行的高速动态元件匹配方法

说明书

技术领域

本发明涉及一种并行的高速动态元件匹配方法，主要是降低了动态元件匹配算法的建立时间和硬件的复杂度，因此特别适合需要高线性度的高速DAC技术领域。

背景技术

近年来，随着通信、视频处理等领域的发展，对内部模块DAC的要求也越来越高，这不仅反映在高速高精度的指标上，同时有些应用也需要达到高的线性度要求。高速高精度的DAC一般采用电流模的结构实现，在集成电路制造过程中，此DAC中电流源阵列必然存在系统误差和随机误差，这些误差降低了DAC的线性度。版图的优化设计可以降低系统误差的影响，而不能降低随机误差影响，因此针对随机误差的影响还需要采用另外的技术来降低。从目前的设计技术来看，降低随机误差的影响有三种方法：工艺调整、较准电路和动态元件匹配。工艺调整需要在制造工艺中额外的添加一套工序，虽然降低了随机误差，但需要较高的成本，不适合大规模的商业应用。较准电路可以补偿电流源的随机误差，但是需要额外的较准周期，增加了功耗。动态元件匹配通过随机化电流源阵列，将随机误差引起的非线性转化为噪声，从而达到高的线性度。动态元件匹配完全由数字信号处理实现，因此实现起来相对简单，功耗和面积也比较小。

动态元件匹配技术的实现方式很多，主要趋势是保证动态性能的前提下不断降低实现的硬件复杂度。动态元件匹配技术最初用于∑-Δ转换器中，实现形式主要是完全随机的动态元件匹配技术，如1989年L.Richard Carley在JSSC发表的论文《A Noise-Shaping Coder Topology for 15+Bit Converters》中提出蝴蝶算法(Butterfly-type)的动态元件匹配技术，为了降低硬件复杂度提出的数字权重平均技术(DWA)等。这种完全随机的动态元件匹配技术实现的复杂度随位数的提高而急剧增加，而且动态元件匹配的转换时间也较长，因此通常用于∑-Δ转换器，因为其DAC的位数一般比较低，通常在2-5bit之间，用完全随机的DEM技术消耗的芯片面积也不是很明显，而且∑-Δ转换器的转换速度通常比较低。不管是蝴蝶算法的动态元件匹配技术，还是数字权重平均技术，它们要不硬件的复杂度较大，要不需要较长的转换时间，因此不适合高速高精度的DAC应用。

1998年Henrik T.Jensen等人在论文《A Low-Complexity Dynamic ElementMatching DAC for Direct Digital Synthesis》中提出了一种部分随机的动态元件匹配技术，这种算法大大降低了硬件复杂度，从而适合高精度的DAC。但是和上面蝴蝶算法的动态元件匹配技术一样，这种部分随机的动态元件匹配技术也是通过伪随机码控制的开关级联实现，这种串联结构增加了动态元件匹配的转换时间，从而不太适合高速DAC，通常DAC的采样速率高于150MS/s时，动态元件匹配的转换时间就需要着重考虑。

发明内容

本发明要解决的技术问题是针对现有动态元件匹配技术存在的长的转换时间提出了一种并行的高速动态元件匹配方法。

并行的高速动态元件匹配方法是基于一个由从高到低并行转换模块，位译码单元，开关阵列和一个伪随机序列的产生模块；输入是一个多位的二进制序列，在实际中二进制输入可以是串行的，也可以是并行的，经过并行转换模块使得按每位的权重从高到低并行输出，即输出(X_nX_n-2…X₁)。转换模块的二进制输出连到位译码单元，根据二进制输入的位的权重，对每一位分别进行译码，二进制输入的其中一位X_i被译码为2^i-1个X_i(1≤i≤n)。伪随机序列控制开关阵列，从而实现部分随机的编码输出。位译码单元的输出编码连接到由伪随机码控制的开关阵列模块进而实现部分的动态元件匹配。

本发明采用并行的随机开关选择技术使动态元件匹配模块具有高的转换速率，使用部分随机化在不影响动态性能的前提下，可以大大降低对硬件复杂度的要求。本发明的动态元件匹配技术也不需要前端的温度译码模块，这样进一步降低了硬件消耗，且提高了转换速率。高转化速率和低的硬件复杂度这两方面的优势使得本发明非常适合于要求高线性度的高速高精度的转换器。

附图说明

图1为使用传统动态元件匹配的DAC结构框图；

图2为本发明的并行动态元件匹配结构；

图3为本发明的开关阵列结构框图；

图4为一种线性的伪随机码产生电路；

图5为采用本文的动态元件匹配和没有动态元件匹配的8位DAC的频谱图；