[发明专利]等离子体蚀刻方法和等离子体蚀刻装置

说明书

技术领域

本发明涉及利用处理气体的等离子体对形成于被处理基板上的作为被蚀刻层的硅层进行蚀刻的等离子体蚀刻方法。

背景技术

在现有技术中，在半导体装置的制造工序中，进行以光致抗蚀剂作为掩模，利用处理气体的等离子体，对在被处理基板上形成的多晶硅(polysilicon)层、非晶硅(amorphous silicon)层进行蚀刻的等离子体蚀刻。

在上述的等离子体蚀刻中，使用各种处理气体，在多晶硅、非晶硅、单晶硅等的硅的等离子体蚀刻中，例如使用Cl₂、HBr等的气体。然而，这些气体因为腐蚀性高，所以，在等离子体蚀刻装置中，有必要针对腐蚀性气体的对策，从而产生等离子体蚀刻装置的制造成本增大的问题。

此外，为了应对近年来的半导体装置的电路图案的细微化，尝试所谓的双图案化(double patterning)的技术。在该双图案化技术中，具有连续地对氧化硅膜、氮化硅膜以及非晶硅膜等进行等离子体蚀刻的工序，并且希望这种等离子体蚀刻在同一个处理腔室内例如在绝缘膜用等离子体蚀刻装置的处理腔室内进行。

其中，公知有下述内容，即，作为不会引起环境问题的处理气体，现有技术中公知有CF₃I气体，使用该CF₃I和HBr和O₂的混合气体，利用ICP类型的等离子体蚀刻装置，对多晶硅高熔点金属硅化物(polycide)膜进行蚀刻处理(例如，参照专利文献1)。

专利文献1：日本特开平11-214357号公报

如上所述，在对硅进行等离子体蚀刻时，因为在现有技术中使用腐蚀性高的气体，所以有必要针对腐蚀性气体的对策，从而产生等离子体蚀刻装置的成本增大的问题。此外，通常在进行硅的等离子体蚀刻时，相对于衬底膜的氧化硅膜等、作为掩模的光致抗蚀剂等要求较高的选择比，并且在进行线与间隔(line and spacer)等的图案的蚀刻时，理所当然地需要垂直保持线部分的侧壁形状，抑制密集配置的部分与稀疏配置的部分的蚀刻状态的偏差。

发明内容

因此，本发明是鉴于上述事实而提出的，其目的在于提供一种等离子体蚀刻方法、等离子体蚀刻装置以及计算机存储介质，能够抑制高腐蚀性处理气体的使用，并且精度良好地形成规定形状的图案。

为了实现上述目的，本发明的第一方面提供一种等离子体蚀刻方法，其特征在于：该等离子体蚀刻方法通过将图案形成为规定形状的掩模层，利用处理气体的等离子体，对在被处理基板上形成的硅层进行蚀刻，所述处理气体至少含有CF₃I气体，以使加速所述等离子体中的离子的自偏压Vdc为200V以下的方式，向载置所述被处理基板的下部电极施加高频电力。

第二方面的等离子体蚀刻方法，其特征在于：在第一方面所述的等离子体蚀刻方法中，向所述下部电极施加频率为40MHz以上的高频电力，不向所述下部电极施加频率不足40MHz的高频电力。

第三方面的等离子体蚀刻方法，其特征在于：在第一或者第二方面所述的等离子体蚀刻方法中，所述硅层具有由线和间隔形成的蚀刻图案，作为线的宽度与间隔的宽度之比的线的宽度/间隔的宽度为1/1的致密图案和1/10以下的稀疏图案混合存在。

第四方面的等离子体蚀刻方法，其特征在于：在利用第一处理气体的等离子体对形成于被处理基板上的由硅以外的材料构成的第一层实施蚀刻的处理腔室内，利用第二处理气体的等离子体对在所述被处理基板上形成的硅层进行蚀刻，其中，所述第二处理气体至少含有CF₃I气体，以使加速所述等离子体中的离子的自偏压Vdc为200V以下的方式，向载置所述被处理基板的下部电极施加高频电力。

第五方面的等离子体蚀刻方法，其特征在于：在第四方面所述的等离子体蚀刻方法中，向所述下部电极施加频率为40MHz以上的高频电力，不向所述下部电极施加频率不足40MHz的高频电力。

第六方面提供一种等离子体蚀刻装置，其特征在于，包括：收容被处理基板的处理腔室；向所述处理腔室内供给处理气体的处理气体供给单元；使从所述处理气体供给单元供给的所述处理气体等离子体化来对所述被处理基板进行处理的等离子体生成单元；和在所述处理腔室内进行控制以进行上述等离子体蚀刻方法的控制部。

第七方面提供一种计算机存储介质，存储有在计算机上运行的控制程序，所述控制程序在执行时进行第一方面～第五方面中的任一方面所述的等离子体蚀刻方法。

根据本发明，提供一种等离子体蚀刻方法、等离子体蚀刻装置以及计算机存储介质，能够抑制高腐蚀性处理气体的使用，并且精度良好地形成规定形状的图案。