[发明专利]存储器元件

说明书

技术领域

本发明是有关于一种存储单元，且特别是有关于一种动态随机存取存 储(dynamic random access，DRAM)单元。

背景技术

大容量、高速和低能耗的存储器元件的需求不断增长。通常有两种存 储器元件，即静态随机存取存储器(static random access，SRAM)元件和动 态随机存取存储器元件。虽然SRAM可在很高速度下运作，但是由于其为 六晶体管(6T)单元结构，因此在大规模集成电路(large-scale integration，LSI) 上可能占用很大面积。而且，由于单元晶体管之间的匹配问题，要缩小 SRAM单元的面积很困难。由一个晶体管和一个电容器(1T/1C)组成的 DRAM单元可具有相对较小的单元尺寸和相对高的运作速度。然而，传统 的1T/1C DRAM单元可能面临一个问题，即由于元件的特征尺寸减小，可 能需要用于堆栈式电容器的新型材料，如高介电常数薄膜，或需要用于与 垂直形状的存取晶体管结合的沟道式电容的高深宽比沟道。为了克服这个 问题，已经使用了多种方法。方法之一是使用包括堆栈式隧穿晶体管的增 益单元(gain cell)。另一个方法是磁性随机存取存储器(magnetic random access)。然而，前者可能需要新的元件结构，而后者则要将新的材料引进 到金属氧化物半导体(metal-oxide-semiconductor，MOS)工艺中，这意味着 需要花很长时间才能将二者导入大规模存储器的生产。

考虑到这种情况，提供了另一种叫做无电容(capacitor-less)1T DRAM 或浮置体单元(floating-body cellFBC)的存储器。这种新存储器单元使用了 部份空乏(partially depleted，PD)的绝缘体上硅(silicon-on-insulator，SOI) 金属氧化物半导体场效应晶体管(metal-oxide-semiconductor，MOSFET)的 浮置体作为储存节点。因此，1T DRAM单元可以不需要复杂的储存电容 器，这意味着1T DRAM单元可与逻辑元件具有很好的工艺兼容性。

图1A和图1B显示了处于不同状态下的现有技术的1T DRAM单元 10的示意图。1T DRAM单元10包括源极区域11、漏极区域12、栅极区 域13、单元体15和埋入氧化(buried oxide，Box)层14，其中源极区域11、 漏极区域12和单元体15都包含硅。图1A以图式显示了处于逻辑“1”状态 的1T DRAM单元10，而图1B以图式显示了处于逻辑“0”状态的1T DRAM 单元10。根据现有技术，对于1T DRAM单元10，逻辑“1”状态可通过栅 极引发漏极漏电流(gate induced drain leakage，GIDL)或撞击游离(II)的方式 写入。逻辑“0”状态可通过PN结的正向偏压完成，其存在于源极-本体结 和漏极-本体结。因此，当阈值电压(threshold voltage，Vth)改变时，1T DRAM 单元10可以感应到多数载子(空穴)是否在浮置体内堆积。将源极设定在0 伏特，漏极连接到位线，并将栅极连接到字线。当多余的空穴存在于浮置 体内并且Vth降低时，可将单元状态视为“1”。另一方面，当多余的空穴 被本体-漏极结上的正向偏压清除出浮置体外且Vth升高时，可将单元状态 视为“0”。可以在线性电流区域感应“1”和“0”状态之间的漏极电流差异，以 免改变II电流形成的空穴的数量。通过在线性电流区域内执行读取操作， 1T DRAM单元可在更新间隔期间完成非破坏性的读取操作。

1T DRAM单元不需要复杂的储存电容器，这可以节省单元的尺寸。 然而，有必要为1T DRAM单元提供良好的存储器数据保存和/或足够的写 入速度。

发明内容

有鉴于此，本发明的主要目的在于提供一种一种存储器元件及其操作 方法。

多个实施例可包括存储器元件。在一个实施例中，存储器元件包括： 第一掺质类型的源极区域和漏极区域，源极区域和漏极区域包括第一半导 体材料；第二掺质类型的本体区域，本体区域介于源极区域和漏极区域之 间，本体区域包括第二半导体材料；在至少本体区域之上的栅极介电层； 和在栅极介电层之上的包含导电材料的栅极。特别地，第一半导体材料和 第二半导体材料的其中之一与第一半导体材料和第二半导体材料的其中 另一个晶格匹配，并且具有比第一半导体材料和第二半导体材料的其中另 一个的能隙小的能隙。