[发明专利]除频电路

说明书

技术领域

本发明有关一种除频电路，且特别是有关一种用以根据一组均匀相位差的时 钟脉冲信号除频得到另一组均匀相位差的时钟脉冲信号的除频电路。

背景技术

以目前的电路应用来说，有时在一些应用上需要多个输入时钟脉冲信号及其 除频时钟脉冲信号来进行电路控制。在现有技术中，是应用多个触发器(Flip-flop) 分别响应于这些输入时钟脉冲信号的正缘(Rising Edge)或负缘(Falling Edge)来对多 个参考信号进行取样，以产生对应至这些输入时钟脉冲信号的除频时钟脉冲信号， 其中这些时钟脉冲信号中任两相邻的时钟脉冲信号的相位差例如等于固定值，这些 除频时钟脉冲信号中任两相邻的时钟脉冲信号的相位差亦例如等于固定值。

然而现有技术无法对各参考信号的起始电平进行有效的控制。这样一来，将 导致前述触发器根据输入时钟脉冲信号取样得到的除频时钟脉冲信号的相位发生 错误。如此，如何设计出可有效地避免除频得到的时钟脉冲信号发生相位错误的除 频电路为业界不断致力的方向之。

发明内容

本发明的目的是提供一种除频电路，其是以多级触发器(Flip-flop)相互串接的 结构来控制各级触发器的输入信号的电平。如此，相较于传统除频电路，本发明的 除频电路可避免除频产生的除频时钟脉冲信号具有错误相位及可产生相位准确的 除频时钟脉冲信号。

根据本发明的一方面，提出一种除频电路，用以对N个输入时钟脉冲信号进 行除频操作，以得到N个输出时钟脉冲信号，N为大于1的自然数。除频电路包 括除频器与第一触发器(Flip-flop)。除频器根据N个输入时钟脉冲信号中的第一输 入时钟脉冲信号对起始信号进行取样，以产生N个输出时钟脉冲信号中的第一输 出时钟脉冲信号。起始信号与第一输出时钟脉冲信号的反相信号对应。第一触发器 根据N个输入时钟脉冲信号中的第二输入时钟脉冲信号对第一输出时钟脉冲信号 进行取样，以产生N个输出时钟脉冲信号中的第二输出时钟脉冲信号。

附图说明

为让本发明的上述内容能更明显易懂，下文将配合附图对本发明的较佳实施 例作详细说明，其中：

图1绘示依照本发明实施例的除频电路的方块图。

图2是图1的除频电路的相关信号时序图。

图3绘示依照本发明实施例的除频电路的另一方块图。

图4是图3的除频电路的相关信号时序图。

图5绘示依照本发明实施例的除频电路的再一方块图。

图6是图5的除频电路的相关信号时序图。

图7绘示依照本发明实施例的除频电路的再一方块图。

图8是图5的除频电路的相关信号时序图。

具体实施方式

本实施例的除频电路是通过多级触发器(Flip-flop)的串联来控制各级触发器的 输入信号的电平，以避免除频产生的除频时钟脉冲信号的相位发生错误。

本实施例的除频电路用以对N个输入时钟脉冲信号进行除频操作，以得到N 个输出时钟脉冲信号，N为大于1的自然数。除频电路包括除频器及触发器。除频 器根据N个输入时钟脉冲信号中的第一输入时钟脉冲信号对起始信号进行取样， 以产生N个输出时钟脉冲信号中的第一输出时钟脉冲信号起始信号与该第一输出 时钟脉冲信号的反相信号对应。触发器根据N个输入时钟脉冲信号中的第二输入 时钟脉冲信号对第一输出时钟脉冲信号进行取样，以产生N个输出时钟脉冲信号 中的第二输出时钟脉冲信号。

请参照图1及图2，图1绘示依照本发明实施例的除频电路的方块图，图2是 图1的除频电路的相关信号时序图。除频电路1用以对N个输入时钟脉冲信号 CK1-CKN进行除频操作，以得到N个输出时钟脉冲信号CK1_D-CKN_D，N为大于 1的自然数。举例来说，N等于3，输入时钟脉冲信号CK1-CK3任两相邻的信号具 有相同的相位差(Phase Delay)2π/3。输入时钟脉冲信号CK1-CK3的周期为TP0。

除频电路1包括除频器12、触发器14_1及14_2。除频器12包括触发器12a， 其用以根据输入时钟脉冲信号CK1对起始信号SI进行取样，以产生输出时钟脉冲 信号CK1_D。起始信号SI与输出时钟脉冲信号CK1_D的反相信号对应。