[发明专利]时序调整装置

说明书

本发明是申请号为200510127889.0、申请日为2005年12月6日、发明名称为“时序调整方法和装置”的专利申请的分案申请。 

技术领域

本发明涉及当从存储器或LSI等半导体装置输出选通信号和与该选通信号同步的数据时调整该数据的锁存时序的数据时序调整方法和装置。 

背景技术

通常，从存储器或LSI等(以下，以存储器为代表)读出数据的时序，在其设计时预先决定。但是，该数据的读出时序，因存储器的配置位置和特性、电压降以及周围温度等的影响而变化，所以，如以预先固定的锁存时序来锁存该读出的数据，将产生数据的锁存错误。因此，必须对读出数据的锁存时序进行调整。 

以往，为调整读出数据的锁存时序，设置双列直插开关(dipswitch)等进行调整，使得能正常地锁存存储器的输出数据。 

但是，在上述的方法中，存在着进行该调整费工时的缺点，因此，例如在专利文献1中，提出一种自动调整从存储器读出数据的锁存时序的时序调整装置。 

图13示出上述专利文献1的时序调整装置的框图。 

在该图中，1102是检验用数据保管部，预先保管对从存储器读出的数据进行锁存时序调整时使用的检验用数据。 

1103是写入控制部，接收模式选择信号，当该模式选择信号指示着正常动作模式时，将输入数据写入存储器1100的预定地址，而当指示着锁存时序调整模式时，将上述检验用数据保管部1102中所保 管的数据写入存储器1100。具体地说，写入控制部1103，向存储器1100提供时序信号s103a、地址s103b、数据(输入数据或检验用数据)s103c，并将该数据写入存储器1100的预定地址， 

1104是读出控制部，接收上述模式选择信号，在正常动作模式时和锁存时序调整模式时两种情况下，向存储器1100提供时序信号s104a和地址s104b，并从存储器1100读出选通信号DQS和与该信号DQS同步的数据s100，另一方面，在锁存时序调整模式结束时，将延迟决定信号s104c输出到后述的判断部1108和延迟控制部1109。 

1105是延迟选择部，具有串联连接的多个延迟电路1051、1052～105n和选择部105a，由这些延迟电路1051～105n将来自存储器1100的选通信号DQS依次延迟，生成延迟量不同的多个延迟脉冲信号，并且由选择部105a选择并输出这些延迟电路1051～105n的输出中的任意1个。 

另外，1106是1个锁存电路，接收来自上述存储器1100的读出数据s100，并且接收由上述延迟控制部1105的选择部105a选定的某个延迟电路的延迟脉冲信号，在接收该延迟脉冲信号的时刻将来自上述存储器1100的读出数据s100锁存。在正常动作模式时，从输出端子1101输出由该锁存电路1106锁存的数据。 

1107是比较电路，用于比较由上述锁存电路1106锁存的读出数据和上述检验用数据保管部1102中所保管的对应数据是否一致。 

还有，1108是判断部，在锁存时序调整模式结束时接收来自上述读出控制部1104的延迟决定信号，根据上述比较电路1107中的多个比较结果，在上述多个延迟电路1051～105n中，判断由锁存电路1106适当地锁存了来自存储器1100的读出数据时的1个延迟电路、即具有最佳延迟量的延迟脉冲信号。 

由此，在专利文献1中判断来自存储器1100的读出数据的最佳锁存时序，并自动地进行时序调整。 

[专利文献1]日本特开2004-185608号公报(图5) 

发明内容

然而，从存储器输出的选通信号，是仅当读出数据存在时附加的信号，一般来讲，不是像时钟信号那样的连续信号。因此，当在按系统时钟动作的半导体集成电路中输入与这种选通信号同步的数据并使用时，在用选通信号将与选通信号同步的数据锁存后，最终需要用系统时钟再次锁存。 

但是，选通信号和系统时钟是不同系统的信号，因此，在上述以往的锁存时序调整装置中，尽管能够通过对选通信号进行相位调整从而用选通信号良好地锁存读出数据，但如果选通信号和系统时钟的相位关系存在偏差，则当用系统时钟对用选通信号锁存了的数据进行再次锁存时，就有可能产生锁存错误，因而不能进行高精度的锁存时序调整。