[发明专利]显示系统、源极驱动装置及其画面插黑方法有效

专利信息
申请号: 200910001639.0 申请日: 2009-01-09
公开(公告)号: CN101777297A 公开(公告)日: 2010-07-14
发明(设计)人: 林直庆 申请(专利权)人: 联咏科技股份有限公司
主分类号: G09G3/20 分类号: G09G3/20;G09G3/36
代理公司: 北京市柳沈律师事务所 11105 代理人: 蒲迈文
地址: 中国台湾新竹*** 国省代码: 中国台湾;71
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摘要:
搜索关键词: 显示 系统 驱动 装置 及其 画面 方法
【说明书】:

技术领域

发明涉及一种画面插黑方法,特别是涉及一种使用行插黑的源极驱动装置及其画面插黑方法。 

背景技术

随着人类文明的进步,影像装置早已成为日常生活中随处可见的产品,其中显示器更是所述影像装置中不可或缺的构件。使用者藉由显示器读取讯息,甚至通过显示器间接控制装置的运作。近几年来,由于平面显示器(FPD)具有空间利用效率佳、高画质、低消耗功率、无辐射等优越特性,使得平面显示器已逐渐取代传统阴极射线(CRT)显示器的趋势。然而,由于平面显示器是采用保持模式(hold-type)的显示,亦即在下一笔数据未写入像素之前,此像素即保持显示目前这笔数据。因此,这样的保持模式在用于显示动态画面上时,会因为眼睛的残影现象,而造成动态画面的拖影现象。 

为了改善液晶显示装置的动态影像品质,目前常见的作法是提高画面的更新频率(Frame Rate),并且在两个正常显示画面的中间插入一个全黑画面,或者一个经过像素数据运算的画面。换言之,若是要正常显示60Hz的影像,显示器的频率就要增加为120Hz,以在两个正常显示画面间插入一个全黑画面或运算后的画面,其如图1A及图1B交替显示。图1A及图1B为传统画面插黑方法的画面显示示意图。不管插入那一种画面,都会使得液晶面板的驱动芯片所需要的数据频宽增加,因而增加显示系统控制板、时序控制器(T-CON)和驱动芯片(例如源极驱动芯片或栅极驱动芯片)的设计制作的难度与成本。 

此外,传统的画面插黑方法亦会使用列插黑的方式来进行显示器的画面插黑。列插黑可以为单列插黑或区域插黑(亦即两列以上包含两列)。在欲进行插黑的扫描线的像素列传输插黑数据,以使单列或多列(亦即区域)的像素显示插黑数据。在下一个显示画面中,正常显示的像素列被进行画面插黑,原本被插黑的像素列则正常显示,以此进行显示器画面插黑。 

发明内容

本发明提供一种源极驱动装置,可以减少数据传输的频宽。 

本发明还提供一种画面插黑方法,可以利用行插黑的方式进行画面插黑。 

本发明再提供一种画面显示系统,可以在一扫描线上同时显示像素数据与插黑数据。 

本发明提出一种源极驱动装置,其包括第一数据通道、插黑数据线、第一选择器及第二选择器。插黑数据线用以提供插黑数据。第一选择器的第一端耦接至显示面板中第一数据线,其第二端耦接至显示面板中第二数据线,以及其第一共同端耦接至第一数据通道输出端。第二选择器的第一端耦接至第一数据线,其第二端耦接至第二数据线,以及其共同端耦接至插黑数据线。在第一期间中,第一选择器将其第一共同端电性连接至其第一端,第二选择器将其共同端电性连接至其第二端。在第二期间中,第一选择器将其第一共同端电性连接至其第二端,第二选择器将其共同端电性连接至其第一端。 

在本发明的一实施例中,上述的源极驱动装置还包括第二数据通道,且上述的第一选择器还包括第二共同端及第三端,以及第二选择器还包括一第三端。第一选择器的第三端耦接至显示面板中第三数据线,其第二共同端耦接至第二数据通道的输出端。第二选择器的第三端电性连接第三数据线。在第一期间及第二期间中,第一选择器将其第二共同端电性连接至其第三端。在第三期间中,第一选择器将其第一共同端电性连接至其第二端,第一选择器将其第二共同端电性连接至其第一端,以及第二选择器将其共同端电性连接至其第三端。 

在本发明的一实施例中,上述的第一期间为显示面板的第3i-1个帧期间,且第二期间为显示面板的第3i-2个帧期间,以及第三期间为显示面板的第3i个帧期间,i为正整数。 

在本发明的一实施例中,上述的第一期间为显示面板的奇数帧期间,且第二期间为显示面板的偶数帧期间。 

在本发明的一实施例中,上述的第一期间为显示面板的奇数帧期间中的第4i-3条及第4i-2条扫描线的扫描期间,或显示面板的偶数帧期间中的第4i-1条及第4i条扫描线的扫描期间;上述的第二期间为显示面板的奇数帧期间中的第4i-1条及第4i条扫描线的扫描期间,或显示面板的偶数帧期间中的第4i-3条及第4i-2条扫描线的扫描期间。 

在本发明的一实施例中,上述的第一数据通道包括第一锁存器、第二锁存器、数字模拟转换器及放大器。第一锁存器的输入端接收像素数据,其触发端耦接控制信号。第二锁存器的输入端耦接第一锁存器的输出端,其触发端耦接水平同步信号。数字模拟转换器的输入端耦接第二锁存器的输出端。放大器的输入端耦接数字模拟转换器的输出端,其输出端耦接至第一选择器的第一共同端。 

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