[发明专利]存储器单元编程

说明书

技术领域

本发明大体上涉及半导体存储器装置，且更明确地说，在一个或一个以上实施例中，涉及具有非易失性多级存储器单元的存储器装置。

背景技术

通常提供存储器装置作为计算机或其它电子装置中的内部半导体集成电路。存在许多不同类型的存储器，包括随机存取存储器(RAM)、只读存储器(ROM)、动态随机存取存储器(DRAM)、同步动态随机存取存储器(SDRAM)和快闪存储器等。

利用快闪存储器装置作为各种各样电子应用的非易失性存储器。快闪存储器装置通常使用考虑到高存储密度、高可靠性和低功率消耗的单晶体管存储器单元。

快闪存储器的用途包括用于个人计算机、个人数字助理(PDA)、数码相机和蜂窝式电话的存储器。程序代码和系统数据(例如基本输入/输出系统(BIOS))通常存储在快闪存储器装置中。此信息尤其可用于个人计算机系统中。

两种常见类型的快闪存储器阵列架构为“NAND(与非)”和“NOR(或非)”架构，其因各自的基本存储器单元配置排列的逻辑形式而得名。在NOR阵列架构中，存储器阵列的浮栅存储器单元通常排列成矩阵。阵列矩阵的每一浮栅存储器单元的栅极通常逐行耦合到行选择线，且其漏极耦合到行感测线。NOR架构浮栅存储器阵列由行解码器存取，所述行解码器通过选择耦合到浮栅存储器单元的栅极的行选择线来激活一行浮栅存储器单元。视特定单元是处于经编程状态还是经擦除状态而定，所述行选定存储器单元接着通过流动不同电流来将其数据值置于行感测线上。

NAND阵列架构将其浮栅存储器单元阵列排列成矩阵，使得所述阵列的每一浮栅存储器单元的栅极逐行耦合到行选择线。然而，每一存储器单元不直接由其漏极耦合到行感测线。代替的是，所述阵列的存储器单元在源极线与行感测线之间源极到漏极地串联耦合在一起。

可将NAND阵列架构中的存储器单元编程到所要的状态。即，可将电荷放置在存储器单元的浮栅上或从存储器单元的浮栅移除电荷，以将单元置于若干所存储状态中。举例来说，单级单元(SLC)可表示两个二进制状态，例如，1或0。快闪存储器单元还可存储两个以上二进制状态，例如，1111、0111、0011、1011、1001、0001、0101、1101、1100、0100、0000、1000、1010、0010、0110和1110。可将此些单元称作多状态存储器单元、多位单元或多级单元(MLC)。由于每一单元可存储一个以上数字，例如，一个以上二进制位，因此MLC可允许制造较高密度的存储器，而不增加存储器单元的数目。MLC可具有一个以上经编程状态。举例来说，能够存储四个位的单元可具有十六个不同的编程状态。

随着NAND快闪存储器按比例缩放，邻近存储器单元浮栅之间的寄生电容耦合成为问题。浮栅对浮栅(FG-FG)干扰可在阈值电压(Vt)分布应较紧密时，导致较宽的阈值电压分布。较宽的分布可能导致编程性能降级以及其它问题。

单级单元(SLC)NAND阵列的这些问题在多级单元(MLC)NAND阵列中甚至更严重。MLC存储器通过对所存储的每一状态使用不同阈值电平来在每一单元上存储多个位。邻近的阈值电压分布之间的差异与SLC存储器装置相比可能非常小。因此，随着邻近单元的浮栅之间的物理空间减小，MLC装置中的浮栅对浮栅耦合的效应大大增加。

附图说明

图1是可与本发明的实施例一起使用的非易失性存储器阵列的一部分的示意图。

图2A说明根据本发明实施例的具有不同数目的可存储数字的耦合到行选择线的若干单元。

图2B说明根据图2A中所示的实施例的与具有不同数目的可存储数字的单元相关联的阈值电压(Vt)分布。

图3说明用于减少浮栅对浮栅干扰的先前编程方法。

图4A说明根据本发明实施例的与编程具有不同数目的可存储数字的存储器单元相关联的两遍式编程方法。

图4B是说明根据图4A中所示的实施例的用于编程具有不同数目的可存储数字的存储器单元的编程操作实施例的表。

图5是根据本发明实施例的具有至少一个存储器装置的电子存储器系统的功能框图。

图6是根据本发明实施例的具有至少一个存储器装置的存储器模块的功能框图。

具体实施方式