[发明专利]使用延迟电路的无时钟串行化

说明书

技术领域

本发明涉及数据的串行化，尤其涉及不使用时钟的串行化。

背景技术

在许多应用中，通过可并行获得的字节的比特而产生计算机数据(在本文中字节是指两个或更多个比特的组)。然后接下来的字节按时间顺序跟随。这可以称为比特并行，字节串行。然而，在许多应用中，传送并行比特的并行线的线缆在物理上是不方便的，对噪声尤其敏感，并且并行发送比特可能更耗电。在这些应用中，所述比特可以被一次发送一个。

已知的串行器使用与数据比特同步的时钟，因此解串器/接收器可以可靠地“时钟输入”(接收)数据比特。该时钟必须是可靠的并且通常由PLL(锁相环)产生。也可以采用其它时钟电路，例如，可以将反相器排成一圈，使得正反馈振荡。在每种情况中，这些时钟都需要时间以变得可用。PLL的时钟可以用几微秒来“锁定”，而其它时钟可以用几百纳秒来稳定。

在现有技术中，可以利用不在发送任何东西的周期时间来以一次一个、两个或几个字节的脉冲发送数据比特。在这种情况下，如果停止时钟以节省功率，则必须为每个脉冲重复锁定或稳定时间。这种现有技术系统受到时间和/或功率消耗的限制。

一个代表性的现有技术的例子是在美国加州欧文Broadcom公司拥有的6614371号美国专利中披露的。该专利公开了具有用于使数据串行化的选择和延迟逻辑的两路径数据存储配置。然而该电路使用时钟。

本发明通过消除时钟来解决现有技术的局限性。因此，本发明在提供用于可靠接收的定时信号同时不会招致时间或功率消耗的后果。

发明内容

本发明提供一种串行器，该串行器按时间顺序与对应的定时信号同时输出数据比特，该定时信号为解串器/接收器可靠地标识数据比特。选通信号启动串行并且每个位与其对应的定时信号同时输出。在前一个位延迟之后，输出下一个位及其定时信号。重复该操作，直到字节中的所有位都被串行输出。当准备好串行输出下一个字节时，重复该序列。在一个实施例中，不需要启动时间，并且当没有输出时使用非常少的功率。

本领域的技术人员将会意识到，尽管以下详细说明是结合说明性实施例、附图以及使用方法给出的，但是本发明不意图局限于这些实施例和使用方法。相反，本发明覆盖宽的范围并且意图只由所附权利要求给出的范围限定。

附图说明

下面对本发明的描述参考附图，其中：

图1A和图1B是本发明实施例的部分示意性/时序图；

图2和图3是本发明实施例的局部简图；

图4是示出数据和对应定时信号的时序图；以及

图5是两个说明性通过门的简图。

具体实施方式

图1A示出用于说明本发明的串行器的顺序定时和控制电路。假定寄存器F1、F2至Fn都被复位并且信号A、B至n都是低电平的。由于D输入绑定到正逻辑电平16，所以选通信号STR的上升沿、D型寄存器组F1。信号A+升高10并且A-降低。信号A+连接到延迟电路12，延迟电路12将升高信号延迟之后(延迟1)提供给与非门14的输入。在延迟1时间之后，与非门输出18降低以复位F1。信号A+降低19以驱动复位信号18升高，随后的STR信号可以设置F1。使能信号是控制信号，其在串行化期间是高的。

在本文中将F1和复位F1的反馈延迟12的组合定义为一个“单触发(one shot)”的例子。在现有技术中有许多单触发电路，并且本领域的技术人员可以在本发明的背景下有利地使用这种电路。图1中的单触发是说明性的。

F1的复位侧A-连接到F2的选通信号输入21。F2的D输入是高的，所以A-的上升沿(当F1被复位时)设置F2。F2的输出B+升高并驱动延迟2电路，延迟2电路在延迟2时间之后复位F2，以将B+驱动为低21。B-信号驱动下一个寄存器(未示出)的门并且该序列继续通过该链中的所有单触发。在本实施例中，最后的寄存器是Fn。Fn由前一个寄存器的上升复位输出来设置，然后在延迟，延迟n，之后被复位。该时序图示出在延迟期间每个寄存器被依次设置的顺序。当Fn复位后，所有的位都已经被串行化并且以下面更详细描述的对应定时信号传送。

图1A中寄存器输出被说明性地示出为形成使能信号enD1-enDn25。在图2和图3中这些使能信号被示出为启动通过门20和30(图2和图3)从而以定时信号23的顺序输出数据比特21。enD1-enDn信号的顺序操作将数据比特D1-Dn顺序地串行放在位置22上，同时在位置32产生定时信号(图3)。该定时信号与数据比特一起传播并且可以由解串器/接收器使用以可靠地接收数据比特。