[发明专利]具有减小的电流泄漏的半导体器件测试系统

说明书

技术领域

本公开一般涉及半导体，更具体而言，涉及用于测试半导体器件 功能性的电路和过程。

背景技术

通常，通过将晶体管和其他半导体器件放置在集成电路管芯之间 的半导体晶片上，测试晶体管和其他半导体器件的功能化操作特性。 在分割集成电路管芯之前测试这种晶体管，并且由于不使用集成电路 内的区域，这种晶体管是有效的。然而，这类公知的测试器件具有确 定的缺点。在一个已知的实施方式中，每个测试器件具有一个或多个 晶片探针焊盘，对于每个测试器件，晶片探针焊盘占用大量的面积。 为了减小多个测试器件所需的总面积，将这些测试器件并联连接在一 起。该并联构造使截止状态的泄漏电流非常大，由此阻碍单个测试器 件泄漏电流的测量。另外，当只有测试器件之一有故障并且造成电短 路时，并联测试结构失败。用于实现测试器件的另一个可替选的方案 是使用CMOS传输门来隔离并联连接的测试器件。当由诸如具有较厚 的栅氧化物的晶体管的低泄漏晶体管来实现该传输门时，传输门具有 较低的泄漏电流。然而，该低泄漏传输门显著增加电阻，并且仍然具 有一些非零的泄漏电流，当大量的测试器件并联连接时，该泄漏电流 变得非常大。因此，泄漏电流可以变成大于需要测量的小电流值。

附图说明

本发明通过示例的方式示出，并且不受附图限制，在附图中，类 似的附图标记表示类似的元件。附图中的元件是为了简便和清晰的目 的示出，并且不必按比例绘制。

图1示出根据本发明的用于测试一个或多个半导体器件的半导体 测试系统的框图；

图2以示意形式示出根据本发明的被测器件(DUT)电路的一个 形式；以及

图3以示意形式示出根据本发明的被测器件(DUT)电路的另一 个形式。

具体实施方式

图1所示的是测试系统10，该测试系统10用于测试多个被测器 件(DUT)。通常，解码器12具有与测试器20的输出连接的输入， 用于接收标示为“DUT选择”的选择信号。解码器12具有用于提供N 个选择信号的多个输出，其中，N是整数。由解码器12提供的第一选 择信号Select 1连接到第一被测器件(DUT)电路14的第一输入。由 解码器12提供的第二选择信号Select 2连接到第二被测器件(DUT) 电路16的输入。由解码器12提供的第N选择信号Select N连接到第 一被测器件(DUT)电路18的第一输入。在所示出的形式中，可以由 解码器12提供从1到N的多个选择信号。DUT电路14具有与多个总 线中的每个总线分别连接的输出。DUT电路14的第一总线输出连接到 第一总线，第一总线是用于提供栅极加载(force)测试信号的栅极加 载总线。DUT电路14的第二总线输出连接到第二总线，第二总线是栅 极感测总线。DUT电路14的第三总线输出连接到第三总线，第三总线 是用于提供漏极加载测试信号的漏极加载总线。DUT电路14的第四总 线输出连接到第四总线，第四总线是漏极感测总线。DUT电路14的第 五总线输出连接到第五总线，第五总线是用于提供漏极泄漏偏置控制 信号的漏极泄漏总线。在一个形式中，漏极泄漏偏置控制信号是DC偏 置电压。DUT电路14的第六总线输出连接到第六总线，第六总线是源 极加载总线。DUT电路14的第七总线输出连接到第七总线，第七总线 是源极感测总线。测试器20的第二输出连接到栅极加载总线。测试器 20的第三输出连接到漏极加载总线。测试器20的第四输出连接到漏极 泄漏总线，并且测试器20的第五输出连接到源极加载总线。测试器20 的第一输入连接到栅极感测总线。测试器20的第二输入连接到漏极感 测总线，并且测试器20的第三输入连接到源极感测总线。