[发明专利]具不同型式与厚度的栅极绝缘层的CMOS器件及其形成方法

说明书

技术领域

本发明大致上系关于制造高度精密的集成电路，该集成电路包含 极度缩放(scale)的晶体管组件，该晶体管组件包括高电容栅极结构，该 高电容栅极结构包含与栅极介电质(例如二氧化硅及氮化硅)相比具有 提升的介电常数(permittivity)的高k栅极介电质。

背景技术

制造先进集成电路(例如CPU、储存器件、专用集成电路(application specific integrated circuit；ASIC)等等)需要依据特定的电路布局在一给 予的芯片面积上形成大量的电路组件，其中，场效晶体管(field effect transistor)代表了一种重要形式的电路组件，系实质上决定了该集成电 路的性能。一般来说，复数种工艺技术目前正在实行，其中，用于许 多型复杂电路(包含场效晶体管)中的MOS技术是目前其中一个最具成 效的方法，因为其在于操作速度和/或能源消耗和/或成本效益的优秀特 质。举例来说，当使用MOS技术制造复杂的集成电路时，上百万个晶 体管(例如N沟道晶体管及/或P沟道晶体管)被形成在包含结晶 (crystalline)半导体层的基底上。场效晶体管(不论是否针对N沟道晶体 管)典型地包括通过被称为漏极和源极区域的高度掺杂区域(doped region)之界面所形成之所谓PN接合(PN junction)，以及如同配置在邻 接该高度掺杂区域的沟道区域的轻微掺杂或无掺杂区域。

在场效晶体管中，该沟道区域的传导性(conductivity)(意即该传导 沟道的驱动电流能力)是由形成在邻接该沟道区域并通过薄绝缘层与该 沟道区域隔开的栅极电极所控制。该沟道区域的传导性(经由施加适当 的控制电压到该栅极电极所形成的传导沟道)取决于掺杂物浓度、电荷 载体(charge carrier)的移动性以及在该晶体管宽度方向(介于该源极和 漏极区域之间的距离上，该距离又称为沟道长度(channel length))中的该 沟道区域之附加延伸。因此，结合施加该控制电压到该栅极电极时所 快速产生位于该绝缘层下的传导沟道的能力，该沟道区域的传导性实 质上影响MOS晶体管的性能。所以，当产生该沟道的速度(该速度取 决于该栅极电极的传导性)及该沟道的电阻实质上决定该晶体管的特性 时，该沟道长度的缩放以及相关该缩放的沟道电阻之降低和栅极电阻 之提升，是达成提升该集成电路的操作速度的主宰性设计准则。

目前，由于硅实质上的无限供应、已被充分了解的特质及过去50 年来所累积的相关材料和工艺和经验，众多主要的集成电路是根基于 硅。因此，硅很可能会维持用于大量生产时的未来电路世代设计的材 料选择。在制造半导体器件中，硅具有主宰重要性的一个理由是硅/二 氧化硅界面允许不同区域之间彼此有可靠的电性绝缘的优良特质。硅/ 二氧化硅界面因为处于高温的稳定性，因此允许接续的需求高温工艺 (例如激化掺杂物和修复晶体损坏的退火周期)的施行而不会牺牲该界 面的电性特质。