[发明专利]用于大数乘法的方法及系统

说明书

技术领域

本发明涉及信息管理。

背景技术

(例如)固态装置中的常规乘法硬件可具有大小限制，例如，可由所述硬件同时 处置的规定数目的位。通常，乘法硬件被定义为具有一对单字操作数输入及双字结果 输出。为实施相乘-累加运算，乘法器输出可连接到累加器，所述累加器通常为至少双 字加一位宽。在运算的累加部分中，补充位可为结果的一部分，或仅作为进位信息而 存在，所述进位信息指示加法情况中的溢出或减法情况中的下溢。

在密码及其它应用中，需要将包含大量字的极大整数相乘。为使用比乘法硬件宽 得多的操作数执行这些运算，可将所述操作数分成单字宽的段并以某一规定序列馈送 到所述硬件中。对所述段进行运算并累加中间结果，使得将最终乘积作为各个权数的 叉积的和来计算。字宽操作数段以及部分结果存储于由乘法器硬件的操作定序器寻址 的存储器中。举例来说，序列可保持第一操作数的段恒定，同时一次一个字地将所述 操作数的段扫描到乘法器中，接着所述第一操作数递增到下一字宽段且重复对第二操 作数的扫描。

发明内容

本发明涉及大数乘法。一般来说，在一个方面中，本发明的特色在于一种用于操 作乘法电路来计算两个操作数(A与B)的乘积的计算机实施的方法、系统及计算机 程序产品，所述两个操作数中的至少一者宽于与所述乘法电路相关联的宽度。所述操 作数中的每一者包括以特定权数j及i为特征的一个或一个以上相连的有序字宽操作数 段(A_j及B_i)，其中j是从0到k的整数，其中i是从0到m的整数，且字是规定数 目的位(n)。所述乘法电路执行字宽操作数段对乘法运算矩阵，所述矩阵包含m+1 个行及k+m+2个列，每一行具有权数x且每一列具有权数y。所述乘法电路可存取存 储器。同时对一对行执行乘法运算。对于每一对行，从所述存储器读取一对对应B_i字宽操作数段且针对k+2个列中的每一者反复地执行字宽操作数段对乘法运算 (A_j*B_i)，使得对于所述矩阵中的每一列，需要最多两个额外存储器读取操作及一个 存储器写入操作揭示其它实施方案。

本发明的实施方案可实现以下优点中的一者或一者以上。本文中所描述的乘法电 路可同时计算一对行同时每列仅需要三个存储器存取(2个读取与1个写入)(除了 对应于每一行的字宽操作数段的初始读取以外)，从而使得将更高效的存储器接口设 计为单个双端口RAM或两个单端口RAM成为可能。另一优点是可不按序列地计算若 干对行。随机化行计算的次序可提供对所述计算中所正使用的敏感数据的经改进的保 护。由于减少的存储器存取，所述乘法电路的功率消耗可低于其它常规电路。

将在附图及以下说明中阐述本发明的一个或一个以上实施例的细节。依据说明、 图式并依据权利要求书将明了本发明的其它特征、目的及优点。

附图说明

图1是显示乘法电路的实例的框图。

图2是第一实例性乘法矩阵的示意性表示。

图3是显示用于根据图2的乘法矩阵计算两个操作数的乘积的实例性过程的流程 图。

图4是第二实例性乘法矩阵的示意性表示。

在各图式中，相同的参考符号指示相同的元件。

具体实施方式

某些应用需要将大于用于计算结果的硬件的机器大小的数相乘在一起。举说明性 实例来说，可需要具有32个位的机器大小的微处理器计算具有128位输入操作数的乘 法的结果。由于输入数据大于所述微处理器的机器大小，因此所述输入数据可存储于 RAM或另一类似临时存储存储器中或者可驻留于在所述微处理器内部的高速缓冲存 储器或寄存器中。假定两个128位输入操作数A及B，其存储于RAM中且将由32位 微处理器对其进行运算，其中：

A＝0x11111111222222223333333344444444；且

B＝0x55555555666666667777777788888888；

其中0x表示十六进制数；

可将计算分解成机器大小字，在此实例中，为32位字宽操作数段，如下：

A＝A₀+A₁*2³²+A₂*2⁶⁴+A₃*2⁹⁶；且