[发明专利]平面双栅晶体管存储单元

说明书

技术领域

本公开总体上涉及半导体器件，更具体而言，涉及具有存储单元的半导体器件。

背景技术

动态随机存取存储器(DRAM)是通常被布置成存储单元的阵列(即行和列)的易失性存储器件，其中每个存储单元表示二进制数字(位)。期望的是使存储单元的尺寸最小化以实现高的位密度并减小器件的尺寸和成本。有时，DRAM存储单元技术的特征在于存储单元采用的晶体管的数目。例如，1T存储单元是仅包括单个晶体管的DRAM存储单元。期望减少存储单元中的晶体管的数目以使存储单元的尺寸最小化。

对于先进技术平台，诸如其中存储器存储单元的半节距是32nm的32nm平台，将需要先进技术来实现适当的性能。例如，某些1T DRAM存储单元使用具有双栅的晶体管，第一栅极与晶体管主体的第一表面接触且第二栅极与第二表面沟道接触。遗憾的是，现有1T DRAM双栅器件使用晶片的硅衬底作为背栅以形成浮体存储节点或使用背栅偏压来产生浮体存储节点。这些类型的器件具有低电荷存储和DRAM性能的有限控制。因此，需要一种增加电荷存储并改善数据保持的新结构和方法。

附图说明

通过举例来说明本发明，并且本发明不受附图的限制，在附图中类似的附图标记指示类似的元件。附图中的元件仅仅是为了简单和明了而示出且其不一定按比例绘制。

图1是用于制造适合于在先进技术DRAM器件中使用的一个晶体管存储单元的制造工艺的一个实施例中的所选阶段的施主晶片的局部横截面图；

图2描绘图1之后的处理，其中形成覆盖施主晶片的空穴陷阱层；

图3描绘图2之后的处理，其中形成覆盖施主晶片的底栅电介质；

图4描绘图3之后的处理，其中形成覆盖施主晶片的底栅层；

图5是图4之后的处理，其中对底栅层进行图案化以形成底栅结构并相邻该底栅结构形成隔离结构；

图6描绘图5之后的处理，其中形成覆盖施主晶片的电介质层；

图7示出包括覆盖半导体层的电介质层的操作晶片(handle wafer)的局部横截面图；

图8描绘其中将施主晶片的电介质层键合到操作晶片的电介质层以形成成品晶片的处理；

图9描绘图5之后的处理，其中将产品晶片劈裂(cleave)以形成覆盖底栅结构的晶体管主体层；以及

图10描绘图9之后的处理，其中在晶体管主体层中形成隔离区，形成覆盖底栅结构的顶栅结构，并在晶体管主体层中形成与顶栅结构对准的源极/漏极区。

具体实施方式

一方面，公开了一种平面双栅(PDG)存储单元。PDG存储单元包括覆盖顶栅电介质的顶栅电极，所述顶栅电介质覆盖半导体主体，所述半导体主体覆盖底栅电介质，所述底栅电介质覆盖底栅电极。所述底栅电极可以覆盖掩埋氧化物层。所公开的存储单元在半导体主体的上表面或下表面附近包括电荷俘获层以存储改变器件的阈值电压的电荷。不同的阈值电压使得传感电路能够识别存储单元的至少两种状态，从而形成二元状态存储单元的基础。可以在底栅的表面附近形成所述电荷俘获层。该电荷俘获层可以包括适当的电介质材料或隔离导电球或其它结构。

另一方面，公开了一种制造存储单元的方法。所公开的制造技术的某些实施例包括在底栅层的表面上形成栅极电介质并随后在该栅极电介质上形成电荷俘获层。该电荷俘获层可以包括很多的浅电荷陷阱，例如适合于可去除地存储电荷的浅空心陷阱。电荷俘获层可以是绝缘体，例如氧化铝或氮化硅。在其它实施例中，所述空穴俘获层可以包括诸如硅的导电材料的隔离颗粒或纳米簇。然后形成覆盖空穴俘获层和顶栅电介质的双栅晶体管的晶体管主体，并形成顶栅及相关的源极/漏极结构。