[发明专利]通用数字块互连与通道布线

说明书

本申请案主张2007年4月17日申请的第60/912,399号临时申请案和2007 年12月27日申请的第11/965,291号待决的美国申请案的优先权，所述两个申 请案均以引用的方式并入本文中。

技术领域

本发明大体上涉及可编程装置，且更明确地说，涉及可编程互连矩阵。

背景技术

现场可编程门阵列(FPGA)和可编程逻辑装置(PLD)已用于数据通信 和电信系统中。常规的PLD和FPGA由可编程元件的阵列组成，其中所述元 件经编程以实施固定函数或方程。一些当前可用的复杂PLD(CPLD)产品包 括逻辑单元的阵列。常规的PLD装置具有若干缺陷，例如有限的速度和有限 的数据处理能力。

在开发复杂的集成电路时，通常需要附加的外围单元，例如运算和仪用放 大器、滤波器、定时器、数字逻辑电路、模/数和数/模转换器等。一般来说， 这些额外的外围设备的实施产生附加的难题：用于新组件的额外空间、生产印 刷电路板期间的附加维护以及增加的功率消耗。所有这些因素可显著影响工程 项目的价格和开发周期。

可编程芯片上系统(PSoC)的引入特征在于数字和模拟可编程块，其允 许实施大量外围设备。可编程互连允许组合模拟和数字块以形成广泛多种功能 性模块。数字块由较小的可编程块组成且经配置以提供不同数字功能。模拟块 用于开发模拟元件，例如模拟滤波器、比较器、反相放大器以及模/数和数/模 转换器。当前的PSoC架构仅提供粗粒状的可编程性，其中仅少数固定函数可 利用仅少量的连接选项。

发明内容

可编程互连矩阵包含将一个或一个以上数字块的不同群组可编程地耦合 在一起的水平通道。互连矩阵可包含将不同水平通道可编程地互连在一起的分 段元件。分段元件可包含水平分段开关，其将用于同一行中的不同数字块群组 的水平通道可编程地耦合在一起。垂直分段开关可将用于不同行中的不同数字 块群组的水平通道可编程地耦合在一起。

垂直通道可以可编程地连接不同行中的水平通道。与由连接不同行中的数 字块的垂直通道提供的连接性相比，水平通道在位于相同行中的数字块之间提 供更多连接性。同一数字块对中的两个数字块可紧密地耦合在一起以在同一相 关联水平通道中共同布线，且不同数字块对可通过分段元件较不紧密地耦合在 一起。

可编程开关经配置以将来自数字块的不同可选择信号连接到其相关联的 水平通道。分段元件中的可编程三态缓冲器可经配置以将信号选择性地耦合在 一起并在不同水平通道之间驱动所述信号。

随机存取存储器(RAM)可经配置以可编程地控制不同数字块如何通过 互连矩阵而耦合在一起。未指定输入和输出(I/O)可通过互连矩阵中的不同 可选择路线而可编程地耦合到不同可选择数字块中的不同可选择信号。未指定 输入和输出是指集成电路(IC)上的到外部信号的连接。

微控制器系统通过互连矩阵而可编程地耦合到不同数字块，且通过互连矩 阵而可编程地耦合到不同可编程输入/输出(I/O)。微控制器系统可包含微控 制器、中断控制器和直接存储器存取(DMA)控制器。中断请求可通过互连 矩阵而可编程地耦合在中断控制器与不同可选择数字块或不同可选择I/O之 间。DMA请求也可通过互连矩阵而可编程地耦合在DMA控制器与不同可选 择数字块或不同可选择I/O之间。在一个实施例中，微控制器、数字块、I/O 和互连均位于同一集成电路中。

在一个实施例中，数字块包括可编程为不同逻辑功能的第一群组未委定逻 辑元件，且还包含一起形成可编程算术定序器的第二群组结构性逻辑元件。

附图说明

图1为说明包含通用数字块(UDB)阵列的实例性PSoC架构的示意性框 图；

图2为展示UDB阵列中的互连矩阵的示意性方框；

图3为展示一对UDB如何紧密地耦合到水平布线通道的示意性框图；

图4为展示将图3中的UDB连接到水平布线通道的可编程开关的示意性 框图；

图5为展示互连矩阵中的分段元件的示意性框图；

图6为更详细地展示图5的分段元件中的不同可编程开关的示意性框图；

图7为展示图2的互连矩阵可如何将不同互连路径连接到微控制器系统的 示意性框图；

图8为更详细地展示所述UDB中的一者的示意图；