[发明专利]使用羰基原料的金属膜的成膜方法、多层配线构造的形成方法、半导体装置的制造方法、成膜装置

说明书

技术领域

本发明涉及一般的半导体装置的制造，特别涉及在多层配线构造的形成中使用的金属膜的成膜方法和成膜装置。

背景技术

在现今的超微细化半导体集成电路装置中，为了使形成在基板上的数量巨大的半导体元件相互连接，使用以低电阻金属作为配线图案的多层配线构造。特别是在以Cu作为配线图案的多层配线构造中，一般使用金属镶嵌法(damascene)或双层金属镶嵌法(dual damascene)，即，在由硅氧化膜或相对介电常数更低的所谓低介电常数(low-K)材料构成的层间绝缘膜中预先形成配线槽或通孔(via hole)，以Cu层填充它们，通过化学机械研磨(CMP)除去剩余的Cu层部分。

在金属镶嵌法或双层金属镶嵌法中，典型的是以由Ta、TaN等高熔点金属或其氮化物构成的隔阻金属(barrier metal)膜覆盖形成在层间绝缘膜中的配线槽或通孔的表面，在其上通过PVD法或CVD法形成薄的Cu种层，将该Cu种层作为电极进行电解镀，从而由Cu层填充上述配线槽或通孔。

专利文献1：日本特开2004-346401号公报

专利文献2：日本专利2990551号

专利文献3：日本特开2004-156104号公报

发明内容

在现今的半导体集成电路装置中，随着微细化，形成在层间绝缘膜中的Cu通孔塞(via plug)的直径从65nm缩小至45nm，在不远的将来，预测通孔塞直径能够进一步缩小至32nm或22nm。

随着这样的半导体集成电路装置的微细化，在该微细的通孔或配线槽中，隔阻金属膜或Cu种层的成膜，在现有的PVD法中，从阶梯覆盖(step coverage)的观点出发变得困难，于是开始研究利用在不对由low-K材料构成的层间绝缘膜造成损伤的低温下能够实现优异的阶梯覆盖的MOCVD法或ALD法的成膜技术。

但是，MOCVD法、ALD法一般使用金属原子与有机基结合而成的有机金属原料，因此容易在形成的膜中残留杂质，因此即使是看似以良好的阶梯覆盖形成的膜，膜质也不稳定，例如在Ta隔阻金属膜上通过MOCVD法形成有Cu种层的情况下，形成的Cu种层容易产生凝集，难以形成稳定地以一样的膜厚覆盖Ta隔阻膜的Cu种层的膜。如果以这样产生了凝集的种层作为电极进行Cu层的电解镀，则在填充配线槽或通孔的Cu层中包含潜在的缺陷，不仅引起电阻的增大，而且引起电迁移耐性、应力迁移耐性的劣化等的问题。

另一方面，在本发明的关联技术中，提出了如下的技术方案，即，在Ta隔阻膜上通过CVD法形成Ru膜，在其上通过MOCVD法形成Cu种层，从而回避Cu种层的凝集的问题，形成均匀的Cu种层。在该本发明的关联技术中，将Ru的羰基(carbonyl)原料和高浓度的CO气氛一同供给至被处理基板表面，抑制输送过程中的Ru羰基原料的分解。

另一方面，半导体集成电路装置的微细化进一步进行，例如在形成在层间绝缘膜中的通孔径为22nm或其以下的情况下，这样的CVD法在阶梯覆盖上出现极限，认为会出现难以进行期望的成膜的控制的状况。

作为覆盖这样的具有非常微细的通孔或非常大的纵横(aspect)比的构造的成膜技术，先前所述的ALD法是有希望的。

但是，在ALD法中，(1)将原料吸附到被处理基板表面、(2)过剩的原料的吹扫、(3)由还原气体或氧化气体引起的吸附在被处理基板表面的原料的分解、以及(4)反应生成物和残留反应气体的吹扫这四个工序构成一个循环，需要重复执行它们，存在只能够得到低成膜生产能力的问题。此外，在使用有机金属原料的ALD法中，在上述工序(1)中金属原子以在原料气体分子中通过有机基被配位的状态输送至被处理基板表面，在上述工序(3)中由于上述有机基的脱离而产生上述金属原子的沉积，因此，在上述被处理基板表面中的上述有机基所占有的部分不会产生金属原子的沉积，因此，当希望形成一原子层的量的金属膜时，需要重复多次上述循环。

根据本发明的一个方面，提供一种金属膜的成膜方法，其特征在于，包括：第一工序，将金属元素的羰基原料以气相分子的形态与抑制上述气相分子的分解的气相成分一起供给至被处理基板表面，其中，将上述气相成分的分压设定为抑制上述羰基气相原料分子的分解的第一分压；和第二工序，使上述气相成分的分压在上述被处理基板表面变化为产生上述羰基原料的分解的第二分压，使上述金属元素沉积在上述被处理基板表面。