[发明专利]源/漏应力器及其方法

说明书

技术领域

本公开总体上涉及半导体器件，并且更具体地，涉及具有源/漏应 力器(stressor)的半导体器件。

背景技术

已经开发源/漏应力器在沟道区中提供应变以提高晶体管的性能。 已经发现对沟道施加拉伸应力提高N型沟道晶体管的电子迁移率，同 时已经发现对沟道施加压缩应力提高空穴迁移率。施加的应力越大， 通常提高的程度也越大。源/漏应力器的途径包括移除靠近沟道区的半 导体材料以在那里形成凹部区域，并且然后通过生长不同类型的半导 体材料来填充凹部区域。典型地，以硅作为起始半导体材料，通过生 长碳化硅可以施加拉伸应力并且通过生长锗化硅可以施加压缩应力。 对应力的一种限制是碳和锗的浓度。增加这些浓度就增加了应力，但 是也增加了位错的概率。位错降低应力。所以碳和硅的浓度的大小尽 可能不导致形成位错。然而，进一步提高应变将提高晶体管的性能而 没有造成其他问题，诸如增加晶体管泄漏。

因此，需要进一步提高具有源/漏应力器的器件的性能。

附图说明

本发明通过示例来说明并且不受附图限制，在附图中相同的标记 指示相同的元件。附图中的元件为了简单和清楚来说明并且不一定按 照比例绘制。

图1是在一个实施例的工艺中的一阶段的半导体器件的横截面；

图2是图1的半导体器件在处理中的后续阶段的横截面；

图3是图2的半导体器件在处理中的后续阶段的横截面；

图4是图3的半导体器件在处理中的后续阶段的横截面；

图5是图4的半导体器件在处理中的后续阶段的横截面；

图6是图1的半导体器件在处理中的后续阶段的横截面；

图7是图6的半导体器件在处理中的后续阶段的横截面；以及

图8是与图1的半导体器件类似的半导体器件在根据另一实施例 的工艺中的一阶段的横截面。

具体实施方式

从晶体管的源极侧执行成角注入以形成在至少接近栅极边缘的下 面的源极注入区域。该栅极在注入时具有薄侧壁间隔物。栅极用作漏 极侧的掩膜，使得通过注入在漏极侧形成的掺杂区域与栅极隔开。后 续的退火保证了源极侧的掺杂区域至少与栅极的边缘对准并且可以少 量延伸到栅极下面。蚀刻利用作为掩膜的栅极和侧壁间隔来移除半导 体材料，以形成一个与具有薄侧壁间隔物的源极对准的凹部区域和与 具有薄侧壁间隔物的漏极侧对准的另一凹部区域。在漏极侧区域形成 凹部区域移除了通过对漏极侧注入而形成的掺杂区域。然而，源极注 入区域具有延伸到侧壁间隔物下的部分使得没有通过形成源极侧凹部 区域被移除。然后，在凹部区域生长不同类型的半导体材料。然后， 该不同的半导体材料与源极掺杂区域的剩余部分接触，并且也在漏极 侧形成漏极。不同的半导体材料优选在原位置掺杂以避免需要将倾向 于放松应力的源/漏注入。因此，源极注入区域的剩余部分保证源极至 少延伸到栅极的边缘。因为施加到漏极的电压将倾向于以任何方式耗 尽直接邻近漏极的区域，所以这是漏极侧的最小后果。进一步地，在 漏极侧上具有电压将增加整体的寄生电容。这通过以下说明和附图更 容易理解。

图1所示是半导体器件10，半导体器件10包括支撑衬底12、在 支撑衬底12上的绝缘层14、在绝缘层14上的半导体层16、确立半导 体层16的边界的绝缘区18、在部分半导体层16上的栅极电介质20、 在栅极电介质20上的栅极22和在栅极22侧壁上的侧壁间隔物24。支 撑衬底12、绝缘层14和半导体层16的组合是在作为常见衬底的绝缘 体上半导体(SOI)衬底。也可以采用不具有绝缘层的很多半导体类型的 衬底。在这样的情况下，衬底的顶部可以被视为半导体层。而且，半 导体层16可以是多层的。例如，半导体层16可以是在下部并相对较 厚的硅层以及覆盖在上面的较薄的SiGe层。栅极22可以是多个层或 单个层。为此目的多晶硅的单个层是有效的，但是还可以使用金属单 层或多层或金属层和硅层的组合。栅极电介质20优选为生长氧化物， 它典型地用于栅极电极，但是可以使用其他的材料。例如，可以使用 高K电介质。侧壁间隔物24优选由氮化物构成，但是可以使用其他的 材料。侧壁间隔物24优选相对较薄。在该描述的示例中，侧壁间隔物 24的厚度优选大约为50埃，但是可以变化。可预见的范围是大约40 至100埃，但也可已变化。