[发明专利]用于层间介电气隙的PEVCD沉积牺牲聚合物薄膜的紫外光固化

说明书

背景

技术领域

本发明权利要求所陈述的实施例一般涉及一种在半导体器件的导电元件之间形成气隙的方法，其中气隙的介电常数(k)约为1。

相关技术的描述

在半导体衬底上可靠地生产亚0.25(sub-quarter)微米和更小特征结构是制造下一代超大规模集成(VLSI)与极大规模集成(ULSI)器件的关键技术之一。然而随着电路技术推向极限，日益缩小的互连特征结构尺寸对处理技术与用于制造器件的材料的物理特性的要求日益提高。例如，为了提高集成电路上半导体器件的密度，特征结构的尺寸已缩减成亚0.25微米范围。此外，由于铜的电阻率比铝小，因此铜实质上已取代铝做为主要导体。另外，尺寸缩小使得介电材料(即置于导电特征结构间的材料)的介电常数必需小于先前使用的介电材料，即低k材料，在此通常是指介电常数小于约4.0，因为导电元件相距较近导致的各层间的电容耦合增加会不利地影响半导体器件起作用。

用来形成当前所需的多层半导体器件的常用方法是镶嵌或双嵌工艺。以镶嵌方法为例，一个或多个低k介电材料经沉积及图案化蚀刻成垂直与水平互连。导电材料(诸如含铜材料)和其它导电材料(诸如用来防止含铜材料扩散到周围的低k介电材料的阻挡层材料)接着镶入蚀刻图案或特征结构。导电材料一般被过量沉积，以确保充分填满介电层中的特征结构。但蚀刻图案外部(诸如衬底上)过多的含铜材料和阻挡层材料通常经由化学机械研磨工艺移除。一旦移除了过多的沉积物，器件大致上就具有基本平坦的上表面，此上表面会露出导电元件与绝缘元件，因此一般会再将绝缘层沉积于其上，以使特征结构的第一层与后续沉积至第一层上的第二层绝缘。

然而，关联于镶嵌工艺的挑战之一是，个别特征结构尺寸不断缩小以满足持断增加的电路密度。因此分隔开相应导电元件的材料的介电常数也必须降低，以便于保持相应导电元件的电气隔离。虽然目前低k介电材料可提供的介电常数可达约2.0至约3.5，但是需要介电常数更小的材料来支持持续变小的特征结构尺寸和更高的电路密度。

因此，需要用于半导体器件的导电元件之间的间隙壁，其中间隙壁的介电常数约小于2。

发明内容

本发明权利要求所陈述的实施例一般提供一种在半导体器件的导电元件之间形成气隙的方法，其中气隙的介电常数约为1。气隙的形成一般可通过在各导电元件之间沉积牺牲层、在导电元件与牺牲层上沉积多孔层、然后通过多孔层从相应导电元件之间的间隙剥除牺牲层，从而在相应导电元件之间留下气隙。牺牲层可以是例如诸如α-萜品烯的聚合物，多孔层可以是例如多孔氧化物层，且剥除工艺可例如利用紫外线(UV)固化工艺。

在一些实施例中，提供一种在导电互连之间形成低介电常数(k)间隙壁的方法。该方法一般包括：在沉积在衬底上的牺牲层中形成互连特征结构，其中牺牲层包含聚合α-萜品烯；以及用导电材料填充互连特征结构。该方法还包括：在经填充的互连特征结构与牺牲层上沉积多孔层，该多孔层具有整齐的孔隙结构；以及通过多孔层从在经填充的导电互连之间的一区域剥除牺牲层，以在导电互连之间形成气隙，其中剥除工艺包含基于紫外线(UV)的固化工艺。最后，该方法可包括在多孔层上沉积覆盖层，以密封整齐的孔隙结构。

在一些实施例中，提出一种在半导体器件的导电元件之间形成间隙壁的方法。该方法一般可包括在衬底上沉积牺牲层、在牺牲层中形成特征结构、以及用导电材料填充特征结构。该方法还包括：在经填充的互连特征结构与牺牲层上沉积多孔层，该多孔层具有整齐的孔隙结构；通过多孔层从在经填充的导电互连之间的一区域剥除牺牲层，以在导电互连之间形成气隙；以及在多孔层上沉积覆盖层，以密封整齐的孔隙结构。

在一些实施例中，提出一种在半导体器件的导电特征结构之间形成介电常数约为1的间隙壁的方法。该方法包括利用化学气相沉积工艺在衬底上沉积聚合α-萜品烯层，在聚合α-萜品烯层中蚀刻出特征结构，以及利用电化学电镀工艺、无电电镀工艺、物理气相沉积工艺、和化学气相沉积工艺的至少之一用导电材料填充在聚合α-萜品烯层中所蚀刻出的特征结构。此外，该方法可包括：利用化学机械研磨工艺平坦化半导体器件的上表面；在经填充的特征结构与聚合α-萜品烯层上沉积多孔氧化物层；以及利用紫外线剥除工艺从导电元件之间的区域剥除聚合α-萜品烯层，以在导电元件之间形成气隙，其中该紫外线剥除工艺被配置成通过多孔氧化物层中的孔隙移除聚合α-萜品烯层；以及在多孔的氧化物层上沉积覆盖层，以密封孔隙。